[实用新型]一种扫描链测试电路

说明书

【技术领域】

本实用新型涉及电路领域，特别是涉及一种扫描链测试电路。

【背景技术】

门控时钟是现有集成电路中常用的降低功耗的方法，主要是通过对生成的时钟与门控信号进行“与”、“或”或者在必要时进行所存（latch）等技术使时钟稳定在某个状态不翻转，降低这些时钟所驱动的触发器动态功耗的技术。

扫描链测试技术是常用的对大规模集成电路进行测试的方法，通过将各个触发器串联成串，通过控制各触发器的状态，实现对电路可观测的测试方法和测试电路。在这种测试下通过要求各个触发器的时钟直接从外部时钟而来，不经过门控单元的控制。如图1所示，其中图（a）示出了一触发器，所述触发器的输入端（D端）的来源有两个，一个是DI（Data Input），另一个是SI（Scan Input），扫描链致能信号（Scan Enable，简称SE）对输入DI和SI进行选择以作为触发器的输入端D的输入。一般的，DI是功能输入，这个在芯片外边通常是看不到的，SI可以通过外边的激励输入进去。在标准含扫描链测试功能的寄存器单元中，可以看出寄存器除了CK（时钟端），还有三个输入（DI/SI/SE），这个功能已经包含在标准的寄存器单元里了，如图（b）所示。图（b）为标准的扫描链测试方法，先通过SI端把需要的激励输入进去，然后切换到功能模式，然后再把功能模式的输出通过SO端把结果输出以进行观测。

现有技术中，时钟生成单元通常不进行扫描链的测试，而是通过例如测试锁相环的时候进行的附加测试。现有技术中，时钟生成单元、门控单元与各触发器的电路图如图2所示，图2为现有技术中的扫描链测试电路，其包括初始时钟、锁相环、时钟生成单元、门控逻辑、门控单元、触发器。此时，扫描链致能信号SE通过对初始时钟和测试使能的选择来仅作为功能触发器的时钟端的输入，即只有功能触发器可以正常使用扫描链进行测试，而图中的门控单元以及门控逻辑单元无法插入到扫描链中，检测覆盖率受到影响。

因此有必要提出一种新的技术方案来解决上述问题。

【实用新型内容】

本部分的目的在于概述本实用新型的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和实用新型名称中可能会做些简化或省略以避免使本部分、说明书摘要和实用新型名称的目的模糊，而这种简化或省略不能用于限制本实用新型的范围。

本实用新型的目的之一在于提供一种扫描链测试电路，其可以提高扫描链覆盖率，实现简单且不影响正常的扫描链测试。

根据本实用新型的，本实用新型提供一种扫描链测试电路，其包括用于输入初始时钟的时钟输入端、锁相环、时钟生成单元、门控单元、第一选择器、功能触发器、门控逻辑单元、第二选择器和第三选择器，其中所述第二选择器利用测试使能选择初始时钟或所述锁相环输出的时钟以作为所述时钟生成单元中触发器的时钟端输入；所述第三选择器利用测试使能选择初始时钟或时钟生成单元输出的时钟以作为所述门控逻辑单元中触发器的时钟端输入。

进一步的，其还包括有第四选择器，其利用测试使能选择所述门控逻辑单元中的触发器的输出或外接电平作为所述门控单元的门控信号以保证各个门控单元打开，其中所述外接电平为高电平或低电平中的一种。

更进一步的，所述初始时钟输入给所述锁相环，所述锁相环与时钟生成单元中的触发器的输入端直接或间接相连，所述时钟生成单元的输出端与门控单元的输入端相连，所述门控单元的输出端与第一选择器的输入端相连，所述第一选择器的输出端与功能触发器的时钟端相连，所述门控逻辑单元中的触发器的输出端与各门控单元的输入端相连。

更进一步的，所述第一选择器利用所述测试使能选择初始时钟或门控单元输出的信号以作为功能触发器的时钟端的输入。

更进一步的，所述时钟生成单元、门控单元、第一选择器、第二选择器以及功能触发器的数目相同。

进一步的，所述测试使能包括有效使能和无效使能。

更进一步的，所述功能触发器、时钟生成单元中的触发器和门控逻辑单元中的触发器为D触发器或RS触发器。

与现有技术相比，本实用新型提供一种改进的扫描链测试电路，其对时钟生成单元中的触发器和门控逻辑单元中的触发器均加入一选择器，所述选择器可以通过测试使能（即扫描链致能信号SE）对触发器时钟的两个输入进行选择，从而将时钟生成单元和门控逻辑单元加入测试扫描链中，提高了扫描链的覆盖率，且实现简单，不影响正常的扫描链测试。

【附图说明】