[实用新型]基于FPGA高速DDS信号发生器

说明书

技术领域

本实用新型涉及信号发生器，具体涉及基于FPGA高速DDS信号发生器。

背景技术

DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。

DDS广泛应用于雷达系统、数字通信、电子对抗、电子测量等民用军用设备中。它是随着半导体技术和数字技术的快速发展而发展起来的新型的频率合成技术，与传统的VCO+PLL的模拟方式产生所需频率相比，DDS技术具有频率分辨率高，相位噪声低，带宽较宽，频谱纯度好等优点。

发明内容

本实用新型的目的在于：提供一种基于FPGA高速DDS信号发生器，该信号发生器的电路基于DDS技术，频率分辨率高，相位噪声低，带宽较宽，频谱纯度好。

本实用新型的技术解决方案是：该信号发生器的电路包括U1部分和U2部分，U1部分和U2部分相互连接构成DDS信号发生电路；U1部分以EP2C5T144C8即FPGA为主，完成不同的相位给出不同的电压幅值数据的产生；U2部分以AD9742ARUZ为主，完成电压幅度的模数转换工作，将数字信号转化为模拟信号，经低通滤波器得到一定频率的模拟信号；具体电路连接如下：

U1部分（EP2C5T144C8）：EP2C5T122C8的第35、107、37、109、50、62、124、131脚接1.2V电源，第5、23、29、116、127、138、77、95、102、46、54、66、11、13脚接3.3V电源，第18、21、22、91、90、89、88、36、108、34、106、110、6、19、33、39、49、56、61、68、78、98、105、111、117、123、128、130、140、12、84、85脚接地；EP2C5T144C8的第16脚接R4的一端，R4另一端接地；EP2C5T144C8的第20脚接R1的一端，R1的另一端接3.3V电源；EP2C5T144C8的第82脚接R2的一端，R2的另一端接3.3V电源；EP2C5T144C8的第83脚接R3的一端，R3的另一端接3.3V电源；EP2C5T144C8的第32脚接R5的一端，R5的另一端接U2(AD9742ARUZ)的第28脚；EP2C5T144C8的第120脚接R5的一端，R6的另一端接U2(AD9742ARUZ)的第12脚；EP2C5T144C8的第122脚接R7的一端，R7的另一端接U2(AD9742ARUZ)的第11脚；EP2C5T144C8的第126脚接R8的一端，R8的另一端接U2(AD9742ARUZ)的第10脚；EP2C5T144C8的第129脚接R9的一端，R9的另一端接U2(AD9742ARUZ)的第9脚；EP2C5T144C8的第133脚接R10的一端，R10的另一端接U2(AD9742ARUZ)的第8脚；EP2C5T144C8的第134脚接R11的一端，R11的另一端接U2(AD9742ARUZ)的第7脚；EP2C5T144C8的第135脚接R12的一端，R12的另一端接U2(AD9742ARUZ)的第6脚；EP2C5T144C8的第136脚接R13的一端，R13的另一端接U2(AD9742ARUZ)的第5脚；EP2C5T144C8的第139脚接R14的一端，R14的另一端接U2(AD9742ARUZ)的第4脚；EP2C5T144C8的第141脚接R15的一端，R15的另一端接U2(AD9742ARUZ)的第3脚；EP2C5T144C8的第143脚接R16的一端，R16的另一端接U2(AD9742ARUZ)的第2脚；EP2C5T144C8的第144脚接R17的一端，R17的另一端接U2(AD9742ARUZ)的第1脚；EP2C5T144C8的其它脚悬空；