[实用新型]全站型电子速测仪测距逻辑控制芯片电路无效

专利信息
申请号: 201020630987.2 申请日: 2010-11-29
公开(公告)号: CN202033027U 公开(公告)日: 2011-11-09
发明(设计)人: 杨岚;李思广 申请(专利权)人: 天津欧波精密仪器股份有限公司
主分类号: G01C3/02 分类号: G01C3/02
代理公司: 天津市杰盈专利代理有限公司 12207 代理人: 赵庆
地址: 300457 *** 国省代码: 天津;12
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摘要:
搜索关键词: 全站型 电子 速测仪 测距 逻辑 控制 芯片 电路
【说明书】:

技术领域

实用新型属于全站型电子速测仪领域。 

背景技术

现有全站仪的逻辑处理电路由6个逻辑门电路组成,6个逻辑门电路IC分别为:74HC390D*2,74HC86D*2,HC393*2组成布线面积较大,工作速度慢,再加上6个IC功耗较高导致电流较高影响电路板布局和生产成本。 

综上所述,现有的全站型电子速测仪测距部分的逻辑控制电路结构复杂,元器件多达6个,电路板布线面积增大,集成度低,生产成本高,测量速度慢,功耗大,电池使用时间短。 

实用新型内容

本实用新型的目的在于克服现有技术的缺陷,提供一种新的全站型电子速测仪控制电路。使用lattice公司的LC4064,替代原有的6个逻辑芯片,并以LC4064为基础,制作新型的逻辑控制电路。 

全站型电子速测仪测距逻辑控制芯片电路,其特征在于:主要包括测距逻辑控制芯片LC4064,以及与之连接的器件:管脚36为逻辑控制芯片复位信号线与复位芯片MAX809T连接,为逻辑控制芯片提供复位信号;管脚31、30为发射管控制信号与发射二极管MF228由逻辑芯片连接,控制发射管发射红外光;管脚23、10、1、32为JTAG口调试信号线,用于下载程序,调试逻辑控制芯片工作状态;管脚2、3、4、7、8、9、13、14、15、16、44为与CPU通信的信号线与中央处理器连接,用于逻辑控制芯片和数据交换;管脚39、17为CPLD时钟信号线,与时钟信号连接为逻辑控制芯片提供的时钟信号;管脚19为CPLD的混频输出信号,测距混频信号为测距接收处理电路提供混频信号;管脚28、6、33、11、34、12、5、27为电源,为逻辑控制芯片供电。 

LC4064是新型的可编程逻辑控制芯片与以往的门电路相比有以下优点: 

1.占用体积更小 

2.44管脚,30个I/O输出 

3.1.8V核心供电,3.3V的工作电压 

4.1.3mA工作电流 

5.执行效率高 

6.可达400MHz的最大工作速度 

7.多种的封装方式方便电路板布局 

8.可自由编程修改,方便以后的再升级 

与现有技术相比,本实用新型的有益效果是:减少了电路板面积和器件总量,用1个高集成度的IC元件替代了以往6个元件协同工作的逻辑电路,减少了生产成本和加工成本,提高了电路的稳定性和处理速度,减少了功耗,延长了电池使用时间。 

附图说明

图1是本实用新型结构示意图; 

图2是本实用新型逻辑控制电路图,LC4064为Lattice公司的CPLD。 

具体实施方式

参见图1、图2,全站型电子速测仪测距逻辑控制芯片电路,其特征在于:主要包括测距逻辑控制芯片LC4064,以及与之连接的器件:管脚36为逻辑控制芯片复位信号线与复位芯片MAX809T连接,为逻辑控制芯片提供复位信号;管脚31、30为发射管控制信号与发射二极管MF228由逻辑芯片连接,控制发射管发射红外光;管脚23、10、1、32为JTAG口调试信号线,用于下载程序,调试逻辑控制芯片工作状态;管脚2、3、4、7、8、9、13、14、15、16、44为与CPU通信的信号线与中央处理器连接,用于逻辑控制芯片和数据交换;管脚39、17为CPLD时钟信号线,与时钟信号连接为逻辑控制芯片提供的时钟信号;管脚19为CPLD的混频输出信号,测距混频信号为测距接收处理电路提供混频信号;管脚28、6、33、11、34、12、5、27为电源,为逻辑控制芯片供电。 

工作原理:逻辑控制芯片(LC4064)负责部分测距电路的控制,测距信号处理、控制发光管二极管MF228开关,以及和处理器件NXP2132信号交换,具体的工作流程是逻辑控制芯片LC4064等待复位芯片MAX809发送复位信号给逻辑控制芯片,逻辑控制芯片接收信号后复位,并开始监测处理器件NXP2132,如果接收到测距信号,则给发射二极管MF228发送信号打开发光二极管发射红外光,等测距光信号返回后,逻辑控制芯片发射测距混频信号和测距接收锁相环处理信号给测距信号放大电路提供混频信号,然后混频发送给处理器件NXP2132进行测距信号进行处理运算得出最后的测距结果。 

参见附图2,图2是本实用新型微处理器电路图,LC4064为Lattice公司的逻辑控 制器件CPLD。管脚连接说明: 

管脚2、3、4、7、8、9、13、14、15、16、44为与CPU通信的信号线; 

管脚34、12、5、27为电源地; 

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