[实用新型]一种模数转换器时钟电路

说明书

技术领域

本实用新型涉及模数混合电路设计技术领域，具体涉及一种模数转换器时钟电路。

背景技术

随着模数混合电路设计领域的应用，如何提高模拟电路的性能，如何提高ADC的信噪比（SNR）、无杂散动态范围（SFDR）等性能。为ADC提供低抖动时钟能明显提高ADC的性能，为ADC提供各种时钟可采用几种方式：1、由恒温晶振直接提供，2、由数字逻辑电路产生，3、由时钟电路提供。首先由数字逻辑电路产生的时钟抖动大，不适合对ADC性能要求较高的设备；由恒温晶振直接提供是最优的选择，但对于一些特殊的频率或频率较高的时钟（超过200MHz）或同时要求多种频率输出存在一定的困难；而由常用频率的恒温晶振与时钟电路产生的时钟可同时解决上述问题，同时适用于采用外部时钟输入的设备。

发明内容

本实用新型要解决的技术问题是：提供一种模数转换器时钟电路，该模数转换器时钟电路具有低输入时钟幅度（150mVpp～3.3Vpp），宽输入频率范围（6.6MHz～112.5MHz），产生频率可数字编程控制（最高到900MHz）、产生低抖动、多路同时输出、LVTTL/LVDS输出信号的时钟输出等特点。

为达到上述发明目的，本实用新型所采用的技术方案为：提供一种模数转换器时钟电路，其特征在于：包括时钟芯片、时钟上变频器件、时钟缓冲模块和数字逻辑控制单元；所述时钟上变频器件的时钟信号输入端与时钟芯片的输出端相连接，时钟芯片的输入端与来自晶振单元或外时钟的时钟信号相连接；所述述时钟上变频器件的时钟信号输出端与时钟缓冲模块的信号输入端；所述数字逻辑控制单元与时钟上变频器件相连接。

综上所述，本实用新型所提供的模数转换器时钟电路采用的时钟上变频器件及时钟缓冲模块提供给多路ADC时钟，同时通过数字逻辑控制单元控制产生所需的时钟，具有信号输入频率范围广、幅度宽，输出频率数字可编程、低抖动、多路同时输出、电路简单等特点，可广泛用于ADC设计中。

附图说明

图1为模数转换器时钟电路的原理简图。

具体实施方式

下面结合附图对本实用新型的具体实施方式做详细地描述：

如图所示，该模数转换器时钟电路包括时钟芯片、时钟上变频器件、时钟缓冲模块和数字逻辑控制单元；所述时钟上变频器件的时钟信号输入端与时钟芯片的输出端相连接，时钟芯片的输入端与来自晶振单元或外时钟的时钟信号相连接；所述述时钟上变频器件的时钟信号输出端与时钟缓冲模块的信号输入端；所述数字逻辑控制单元与时钟上变频器件相连接。

本实用新型所提供的模数转换器时钟电路的工作原理如下：由外部输入时钟或板上晶振产生的时钟（单端）提供给时钟芯片（输入时钟幅度（150mVpp～3.3Vpp），宽输入频率范围（6.6MHz～112.5MHz）），产生LVTTL电平的时钟；连接到时钟上变频芯片，由数字逻辑控制单元通过SPI控制产生相应的时钟信号（频率最高可到900MHz），输出LVDS电平信号的时钟提供给时钟缓冲，时钟缓冲产生LVDS电平或LVTTL电平时钟，同时提供给多路ADC。

本实用新型并不限于上述实例，在本实用新型的权利要求书所限定的范围内，本领域技术人员不经创造性劳动即可做出的各种变形或修改均受本专利的保护。