[实用新型]一种具有信号自适应性的射频入射频出DPD功放系统

说明书

技术领域

本实用新型涉及一种功放系统，具体是指一种具有信号自适应性的射频入射频出DPD功放系统。

背景技术

近年来，随着3G网络的大规模建设，为了降低CAPEX（设备投资）和OPEX（运营成本），功放效率的提高越来越成为运营商关注的焦点。功放的核心问题是线性化和高效率，目前功放的工作带宽一般在20MHz左右，如果信号的工作频率超出这个范围则功放的性能将达不到设计要求。同时，由于功放工作时必须确切知道输入信号的载波模式和中心频点，否则无法对信号进行有效的削峰。由于上述的一些固有缺陷，导致DPD功放无法方便的应用在信号未知的通信环境中，或者是应用在信号的载波信息处于不断变化的通信环境中。

实用新型内容

本实用新型的目的在于提供一种具有信号自适应性的射频入射频出DPD功放系统，解决功放系统的应用范围受到信号稳定性影响的问题。

本实用新型的目的通过下述技术方案实现：一种具有信号自适应性的射频入射频出DPD功放系统，包括依次连接的下变频模块、模数转换模块A/D、现场可编程逻辑器FPGA、数模转换模块D/A、上变频模块、功放单元PA，还包括CPU，所述CPU分别与下变频模块、现场可编程逻辑器FPGA、上变频模块、以及闪烁存储器FALSH连接。

在所述的现场可编程逻辑器FPGA上设置有相互连接的波峰因子削减模块CFR和数字预失真模块DPD，所述波峰因子削减模块CFR分别与CPU、模数转换模块A/D连接，数字预失真模块DPD与数模转换模块D/A连接。

在所述的CPU与下变频模块之间还连接有第1锁相环模块PLL1。

在所述的CPU与上变频模块之间还连接有第2锁相环模块PLL2。

在所述的CPU与数字预失真模块DPD之间还设置有依次连接的第3锁相环模块PLL3、反馈下变频模块、模数转换模块A/D。

还包括与功放单元PA匹配的耦合电路，所述耦合电路与反馈下变频模块连接。

通过CPU、以及与CPU连接的第1锁相环模块PLL1、第2锁相环模块PLL2、第3锁相环模块PLL3、闪烁存储器FLASH，对各个信号计算，并将计算结果比较，如果载波频率改变，则从闪烁存储器FLASH内调出相应载波模式的配置数据，以实现功放系统的自适应调节。

上述模块均为实体模块，例如：FPGA模块选自XILINX公司的XC6SLX150T-3FGG900I；闪烁存储器FLASH芯片型号选自S29GL256P10TFT010；AD模块选自德州仪器（TI）公司的ADS62C17芯片；DA模块选自模拟器件（ADI）公司的AD9122BCPZRL芯片；锁相环模块PLL选自美国国家半导体公司的LMK04031BISQ芯片。

本实用新型与现有技术相比，具有如下的优点和有益效果：

1本实用新型一种具有信号自适应性的射频入射频出DPD功放系统通过CPU、以及与CPU连接的第1锁相环模块PLL1、第2锁相环模块PLL2、第3锁相环模块PLL3、闪烁存储器FLASH实现载波信号的搜索功能，能快速识别输入信号的载波信息，并根据载波信息进行自动配置，使其自动调节。

2本实用新型一种具有信号自适应性的射频入射频出DPD功放系统的闪烁存储器FLASH存储大量的配置信息，其自适应范围很广，拓宽了射频入射频出DPD功放在通信系统中的应用范围。

3本实用新型一种具有信号自适应性的射频入射频出DPD功放系统稳定性好，适用于信号未知的通信环境中，或者是信号的载波信息处于不断变化的通信环境中。

附图说明

图1为本实用新型电路图；

图2为本实用新型信号流程图。

具体实施方式

下面结合实施例对本实用新型作进一步的详细说明，但本实用新型的实施方式不限于此。

实施例

如图1至2所示，本实用新型包括依次连接的下变频模块、模数转换模块A/D、现场可编程逻辑器FPGA、数模转换模块D/A、上变频模块、功放单元PA以及CPU，CPU通过第1锁相环模块PLL1与下变频模块连接；CPU与现场可编程逻辑器FPGA连接；CPU与现场可编程逻辑器FPGA上的波峰因子削减模块CFR连接；CPU通过第2锁相环模块PLL2与上变频模块连接，CPU通过依次连接的第3锁相环模块PLL3、反馈下变频模块、模数转换模块A/D与现场可编程逻辑器FPGA上的数字预失真模块DPD连接，CPU上还连接有闪烁存储器FALSH；同时反馈下变频还与耦合电路连接。