[实用新型]一种采样时钟控制电路

权利要求书

1.一种采样时钟控制电路，包括第一PMOS管、第二PMOS管、第一NMOS管、延时模块、基准模块、第一反相器、与非门，其特征在于：第一PMOS管漏接信号输入、栅接第一时钟信号、源接信号输出、衬底接电源，第二PMOS管漏接第二时钟信号、栅接第一内部连线、源接基准电压、衬底接电源；第一NMOS管漏接信号输入、栅接第二时钟信号、源接信号输出、衬底接地；延时模块输入端接第一时钟信号，输出端接第一延时时钟信号；第一反相器的输入端接第一时钟信号，输出端接第二内部连线；与非门的两个输入端分别接第二内部连线和第一延时时钟信号，输出端接第一内部连线；电容两端分别接到第一延时时钟信号、第二时钟信号；基准模块接到基准电压。

2.根据权利要求1所述的采样时钟控制电路，其特征在于：所述延时模块由多级反相器构成，所述延时模块输出端的时钟输出信号反相于输入端的时钟输入信号，并且时钟输出信号延时不少于5ns。

3.根据权利要求1或2所述的采样时钟控制电路，其特征在于：所述延时模块包括第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器，其中第二反相器的输入端连接到时钟输入信号，输出端连接到第三内部连线；第三反相器的输入端连接到第三内部连线，输出端连接到第四内部连线；第四反相器的输入端连接到第四内部连线，输出端连接到第五内部连线；第五反相器的输入端连接到第五内部连线，输出端连接到第六内部连线；第六反相器的输入端连接到第六内部连线，输出端连接到第七内部连线；第七反相器的输入端连接到第七内部连线，输出端连接到第八内部连线；第八反相器的输入端连接到第八内部连线，输出端连接到第九内部连线；第九反相器的输入端连接到第九内部连线，输出端连接到第十内部连线；第十反相器的输入端连接到第十内部连线，输出端连接到第十一内部连线；第十一反相器的输入端连接到第十一内部连线，输出端连接到第十二内部连线；第十二反相器的输入端连接到第十二内部连线，输出端连接到时钟输出信号。

4.根据权利要求3所述的采样时钟控制电路，其特征在于：所述基准模块包括第二NMOS管和电流源，其中所述第二NMOS管漏接基准电压、栅接基准电压、源接地、衬底接地，所述电流源一端接电源、一端接基准电压。