[实用新型]一种可配置阈值电压平衡电路

说明书

技术领域

本实用新型涉及集成电路设计中降低工艺偏差对亚阈值电路的影响的电路，尤其是一种结构简单、高性能的可配置阈值电压平衡电路，它可以减轻工艺变化对亚阈值设计的影响，并显著提高亚阈值设计的良率。

背景技术

随着集成电路设计技术和集成电路制造工艺的不断发展，不断提高的便携式设备需求对降低功耗设计技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门，通过降低电源电压(Vdd)进入电路的亚阈值区域——Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。但是在具体的实现过程中该设计也引入了一系列类如对工艺偏差的容忍度变差的问题。由于在亚阈值区域器件的驱动电流与阈值电压成指数关系，这使得工艺偏差以及器件失配对设计性能的影响亦呈指数级变化。

本实用新型着重于减轻工艺偏差对亚阈值设计的影响。由于工艺参数偏差的主要来源是：(1)电源电压Vdd波动；(2)几何Leff波动；(3)阈值电压Vth波动；而其中由阈值电压波动引起的晶体管性能的波动占据了绝对重要的位置，因此降低亚阈值设计中的阈值电压波动对提高亚阈值电路的良率具有关键的意义。

发明内容

本实用新型要解决的技术问题是：现有的亚阈值设计存在对工艺偏差容忍度差的问题，需要减轻工艺偏差对亚阈值设计的影响，本实用新型通过阈值电压波动，提供一种可配置阈值电压平衡电路。

本实用新型的技术方案为：一种可配置阈值电压平衡电路，为数字电路单元提供体偏置，调节输出端所连接的数字电路单元的体偏置，所述阈值电压平衡电路由阈值不平衡探测器、三态缓冲器和选择电路三个部分构成，阈值不平衡探测器设有一个PMOS管P1和一个NMOS管N1；三态缓冲器设有两个PMOS管P2、P3，两个NMOS管N2、N3及一个逻辑开关S0；选择电路设有一个NMOS管N4和一个PMOS管P4，两个逻辑开关S1、S2，具体的电路连接为：

阈值不平衡探测器的PMOS管P1的体端与选择电路的PMOS管P4的漏极连接，NMOS管N1的体端与选择电路的NMOS管N4的漏极连接，PMOS管P1的栅极和源级与电源电压Vdd相连，NMOS管N1的栅极与源级与地gnd相连，NMOS管N1与PMOS管P1的漏极连接在一起输出信号Vout；

阈值不平衡探测器的输出信号Vout与三态缓冲器的PMOS管P2及NMOS管N2的栅极相连，PMOS管P2与NMOS管N2的漏极连接在一起，并与PMOS管P3及NMOS管N3的栅极相连，PMOS管P3和NMOS管N3的漏极连接在一起后输出信号Vbody，PMOS管P2、P3的源级连接在一起后与逻辑开关S0的一端相连，逻辑开关S0的另一端与电源电压Vdd相连，NMOS管N2、N3的源级与地gnd相连，PMOS管P2的体端与选择电路的PMOS管P4的漏极连接，NMOS管N2的体端与选择电路的NMOS管N4的漏极连接，PMOS管P3、N3的体端分别与电源电压Vdd、地gnd相连。

三态缓冲器的输出信号Vbody分别与选择电路的逻辑开关S1、S2的一端相连，逻辑开关S1的另一端与PMOS管P4的漏极相连，逻辑开关S2的另一端与NMOS管N4的漏极相连，PMOS管P4的源级和体端连接到电源电压Vdd，漏极与被调节数字电路单元的PMOS管体偏置连接，栅极由外部提供的模式选择信号Ctrl控制，NMOS管N4的源级和体端连接到地gnd，漏极与被调节数字电路单元的NMOS管体偏置连接，栅极由外部提供的模式选择信号控制。

与现有技术相比，本实用新型具有以下优点及显著效果：

(1)超宽范围的电压调节，经过配置，本实用新型的阈值电压平衡电路可支持从正常电源电压到亚阈值电源电压缩放的超宽范围电压调节，即本实用新型的阈值电压平衡电路可以正常工作在超阈值区域和亚阈值区域；

(2)采用阈值电压平衡机制后，PMOS和NMOS晶体管的阈值电压的不平衡局限于一个更紧的区域，即本实用新型的阈值电压平衡电路可以有效的降低工艺偏差导致的阈值电压失配；

(3)本实用新型的开销较小，仅为由三个可以忽略不计的反相器组成的电路，效果明显，代价小。并且在系统设计时，可以根据需要在整个芯片块复制该方案，以减少晶圆内工艺偏差对系统设计性能的影响。

附图说明

图1是本实用新型的可配置阈值电压平衡电路。

图2是晶体管体效应偏置技术的示意图，(a)为晶体管体效应的物理连接示意图，(b)为晶体管体效应的电路连接示意图。