[实用新型]一种带自适应漏电流切断机制的存储单元电路

说明书

技术领域

本实用新型涉及亚阈值设计中，亚阈值工作区域下的低功耗存储单元，尤其是一种带自适应漏电流切断机制的亚阈值存储单元电路，它的带自适应漏电流切断机制可以在不增加动态功耗和不降低性能的前提下，实现动态操作和静态操作中泄漏功耗的同时降低，兼具高鲁棒性等特点。

背景技术

存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压Vdd进入电路的亚阈值区域：电源电压Vdd小于阈值电压Vth，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。

随着工艺特征尺寸的进一步缩小，栅长L、栅宽W、氧化层厚度T_OX以及掺杂分布等工艺波动性对器件带来的影响愈发不容忽视。其中随机掺杂波动(Random Dopant Fluctuation，RDF)的影响最大，它会严重影响小几何尺寸晶体管的阈值电压Vth，特别是SRAM单元，导致失效率的迅速上升。存储器是数字电路设计的重要组成部分，它的失效率将直接影响系统的良率。在典型的超阈值六管存储单元单元设计中，设计者可通过平衡下拉晶体管、上拉晶体管和访问晶体管之间的驱动比关系，在满足良率需求的同时达到存储器单元的密度要求。但需要注意的是，在亚阈值区域晶体管驱动电流和阈值电压成指数关系，器件工艺偏差对存储单元良率的影响也变得更具挑战性，仅靠单纯的调节器件尺寸已不能满足设计需要。存储单元结构设计成为亚阈值存储电路平衡读写操作，协调各失效率，满足设计的良率要求的关键。随着半导体器件集成度的提高，特征尺寸的不断缩小，必然引起静态漏电流的增加。同时需要注意的是，存储体的工作特性决定了其某些组成单元将长时间处于不工作的状态(Standby Operation)。考虑到存储体的组成晶体管数量众多，存储体静态能耗相应迅速增加进而降低产品的使用寿命和可靠性。因此，如何通过电路设计降低存储体各存储单元静态漏电流同时保证设计性能，亦即在保证一定的工作电流的基础上降低存储单元漏电流，成为存储体设计的重要研究方向之一。

发明内容

本实用新型要解决的问题是：存储单元的亚阈值设计，受到工艺尺寸、工艺偏差的影响，需要能够降低存储体各存储单元静态漏电流同时保证设计性能的存储单元电路，在保证一定的工作电流的基础上降低存储单元漏电流。

本实用新型的技术方案为：一种带自适应漏电流切断机制的存储单元电路，设有四个PMOS管P1～P4及八个NMOS管N1～N8，所述晶体管构成双端读写的亚阈值存储单元电路，所述存储单元电路连接在位线BL与位线之间；

其中，四个PMOS管的体端与电源电压Vdd连接，八个NMOS管的体端接地；NMOS管N1的漏端和栅端分别与PMOS管P1的漏端和栅端连接在一起，组成第一反相器；NMOS管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合：NMOS管N1栅端、PMOS管P1的栅端、NMOS管N2的漏端以及PMOS管P2的漏端相连接，NMOS管N1的漏端、PMOS管P1的漏端、NMOS管N2的栅端以及PMOS管P2的栅端相连接；PMOS管P1、P2的源端与电源电压Vdd连接，NMOS管N1的源端与PMOS管P3的源端连接，PMOS管P3的漏端接地，栅端与NMOS管N1的漏端及PMOS管P1的漏端连接；NMOS管N2的源端与PMOS管P4的源端连接，PMOS管P4的漏端接地，栅端与NMOS管N2及PMOS管P2的漏端连接；

NMOS管N1的栅端及PMOS管P1的栅端通过NMOS管N3与NMOS管N7的漏端连接：当NMOS管N1及PMOS管P1的栅端电位高于NMOS管N7漏端的电位时，NMOS管N3与NMOS管N1及PMOS管P1的栅端连接的一端为漏端，反之则为源端；NMOS管N7的源端接地，栅端与NMOS管N1及PMOS管P1的漏端连接；NMOS管N7的漏端还通过NMOS管N5与位线BL连接，当NMOS管N7的漏端电压高于位线BL的电压时，NOS管N5与NMOS管N7漏端连接的一端为漏端，反之则为源端；