[发明专利]振荡系统中的周期性时序抖动减少

说明书

根据35U.S.C.§119主张优先权

本专利申请案主张2009年2月3日申请的标题为“数字时钟产生器中的周期性时序抖动减少(Periodic Timing Jitter Reduction In Digital Clock Generators)”的第61/149,421号临时申请案的优先权，且所述临时申请案转让给本案受让人，且特此以引用的方式明确地并入本文中。

技术领域

本发明大体上涉及集成电路(IC)的领域，且更具体地说，涉及用于对噪声敏感的集成电路(IC)的调压器，所述对噪声敏感的集成电路(IC)例如是用于数字处理器中的时钟产生或模拟及射频(RF)电路中的时钟合成的锁相环(PLL)、压控振荡器(VCO)及其它低抖动振荡系统。

背景技术

高速数字逻辑电路依靠具有低时序不确定性或抖动(确定性的以及随机的)的数字时钟信号。通常，数字时钟信号由包括锁相环(PLL)及压控(或电流控制)振荡器(VCO)的时钟产生器产生。PLL输出包括用以将VCO锁定到低抖动外部参考振荡器时钟信号(参考时钟源)的相位及频率。对此时钟产生器中的数字时钟抖动的主要贡献者之一是到PLL及VCO的供电电压信号上的噪声。专用或“无噪声(clean)”供电电压信号并非始终可用。可迫使PLL及VCO与将数字切换活动(噪声)注入到共用供电电压信号中的其它逻辑块共享所述共用供电电压信号。

在不存在向基于PLL-VCO的时钟产生器的专用“无噪声”供电电压输入的情况下，非常需要产生“无噪声”供电电压信号。一种技术是使用低压降调压器(LDO)对现有的有噪声供电电压信号进行滤波及/或调压。LDO的输出用以对时钟产生器中的VCO及PLL供电(因为这些电路块对供电电压噪声特别敏感)。存在适用于PLL-VCO时钟产生器应用的若干已知LDO实施方案。这些LDO实施方案通常涉及使用一个或一个以上调压器级来减少噪声耦合。

传统上，并入有芯片上PLL及VCO的集成电路(IC)使用独立的电源块(power-supply bump)，以实现无噪声电源连接。随着将多个PLL及VCO并入到IC中，电源块及硅裸片接合垫的数目增大。电源块指代已封装IC与主应用电路板之间的焊球连接。通过在IC上并有LDO以便支持要求低抖动的应用，可最小化供电及接地连接的数目，藉此减少已封装IC引脚计数、芯片及主应用电路板布线复杂性。

图1展示常规振荡系统10的示意图。振荡系统10包括LDO 20、参考时钟源30以及PLL-VCO时钟产生器40。LDO 20进一步包括用于对PLL-VCO时钟产生器40供电的电容性升压器120。LDO 20调节输入电压VDD_NOISY，以产生“无噪声”经调节输出电压(第一输入偏压)VDD_REG到PLL-VCO时钟产生器40中。VDD_REG馈送到包含于PLL_VCO时钟产生器40内的对噪声敏感的PLL 160及VCO 170中。PLL_VCO时钟产生器40还从参考时钟振荡器30接收参考时钟REF_CLK。参考时钟振荡器30提供稳定的时钟源，以将VCO 170的输出锁定到在实例图中处于频率F_osc的所要输出信号VCO_CLK。

参看图1，PLL 160将输入时钟REF_CLK与VCO_CLK进行比较，以产生电压控制信号Vctrl，所述Vctrl操作以相位-时钟锁定VCO 170。存在视振荡系统10的所需频率分辨率(频率步长)以及操作频率范围(低速数字、高速数字，或射频等)而定的用于构造PLL 160的其它已知实施方案。

电容性升压器120与RC低通滤波器(由电阻器R_f 130及电容器C_f 140组成)串联，以产生信号GATE_BOOST，所述GATE_BOOST的电压电平高于VDD_NOISY的电压电平。GATE_BOOST对由NMOS晶体管150组成的源极跟随器(source-follower)调压器的栅极加偏压。此处，GATE_BOOST必须高于VDD_NOISY，以确保NMOS晶体管150处于饱和，同时维持输入VDD_NOISY与LDO 20的输出信号VDD_REG之间的低电压降。