[发明专利]金属高k FET的双金属与双电介质集成

说明书

技术领域

本发明一般涉及微电子。在一个实施例中，本发明涉及金属氧化物半导体场效晶体管(MOSFET)中的栅极结构。

背景技术

场效晶体管(FET)被广泛用于电子业中作为切换、放大、滤波以及与模拟及数字电信号两者有关的其它任务。最常见的就是金属氧化物半导体场效晶体管(MOSFET或MOS)，其中栅极结构被功能以在半导体本体的之下的沟道区域中产生电场，藉此，电子可运行通过半导体本体的源极区域与漏极区域之间的沟道。互补型MOS(CMOS)器件现已大量用于半导体业，其中n型与p型(NMOS和PMOS)晶体管都用于制造逻辑与其它电路。

半导体器件制造的持续趋势包括降低电器件特征尺寸(缩放)、以及改善关于器件切换速度与功率消耗的器件性能。MOS晶体管性能通过减少器件的栅极导体下方的源极与漏极区域之间的距离(即所谓的栅极或沟道长度)和通过减少半导体表面上所形成的栅极电介质层厚度而加以改善。然而，对于二氧化硅栅极电介质的厚度可降低的程度具有电与物理限制。

近来MOS与CMOS晶体管缩放(scaling)的效应已经着重在电介质常数比二氧化硅高(例如高于约3.9)的高介电常数(以下简称“高k”)电介质材料，其可形成为比二氧化硅厚的层，同时仍产生等价的场效应性能。这种高k电介质材料的相对电性性能系通常以等效氧化物厚度(EOT)来表示，这是因为高k材料层一般会较厚，且仍提供与薄许多的二氧化硅层相当的电性效应。由于介电常数“k”高于二氧化硅，因而可使用较厚的高k电介质层来减轻隧穿泄漏电流，同时仍达到与较薄层的热生长的二氧化硅等效的电性能。

基于铪的高k/金属栅极叠层是SiON/多晶硅栅极叠层的一种替代方式，虽然高k电介质因其较高的介电常数而提供比SiON更显著的缩放，但这些栅极叠层的介电常数的效应可通过基于铪的高k栅极电介质与基于硅的衬底之间的低介电常数类SiO₂界面层的热动力有利的生长而加以调和，一般基于铪的高k栅极电介质被形成于该基于硅的衬底上。

发明内容

本发明提供了一种用于形成栅极结构的方法，在一个实施例中包括：提供衬底，所述衬底包括第一导电类型区域和第二导电类型区域；形成栅极叠层，其包括在所述衬底的所述第一导电类型区域和所述第二导电类型区域顶上的栅极电介质以及在所述栅极电介质顶上的第一金属栅极导体；去除所述第一金属栅极导体的在所述第一导电类型区域中的部分，以暴露所述第一导电类型区域中的所述栅极电介质，其中所述第一金属栅极导体的剩余部分位于所述第二导电类型区域中；氮化所述第一导电类型区域中的所述栅极电介质以及所述第二导电类型区域中的所述第一金属栅极导体；以及形成第二金属栅极导体，其至少位于所述第一导电类型区域中的所述栅极电介质上。

在另一实施例中，用于形成栅极结构的方法包括提供衬底，所述衬底包括第一导电类型区域和第二导电类型区域；形成栅极叠层，其包括在所述衬底的第一导电类型区域和所述第二导电类型区域顶上的栅极电介质以及在所述栅极电介质顶上的第一金属栅极导体；形成蚀刻掩模以覆盖所述第二导电类型区域，其中所述第一导电类型区域被暴露；去除所述第一金属栅极导体的在所述第一导电类型区域中的部分，以暴露所述第一导电类型区域中的所述栅极电介质；去除所述蚀刻掩模；向所述第一导电类型区域中的所述栅极电介质和所述第二导电类型区域中的所述第一金属栅极导体施加基于氮的等离子体；以及形成第二金属栅极导体，其至少位于所述第一导电类型区域中的所述栅极电介质上。

在又一实施例中，所述方法包括提供衬底，其包括n型器件区域和p型器件区域；形成栅极叠层，其包括位于n型器件区域和p型器件区域上的栅极电介质以及位于所述栅极电介质上的第一金属栅极导体；在所述p型器件区域上形成蚀刻掩模，其中所述n型器件区域被暴露；去除所述第一金属栅极导体在所述n型器件区域中的部分，以暴露所述n型器件区域中的所述栅极电介质；去除所述蚀刻掩模；向所述n型器件区域中的所述栅极电介质以及所述p型器件区域中的所述第一金属栅极导体施加基于氮的等离子体；以及形成第二金属栅极导体，其至少位于所述n型器件区域中的栅极电介质上。