[发明专利]在半导体装置的金属化系统中提供超电迁移效能且减少敏感低K介电的劣化

说明书

技术领域

本申请是关于微结构，例如高级集成电路，以及更特别是关于包括精密介电与传导材料的金属化系统。

背景技术

现代微结构的制造中，例如集成电路，有连续驱动稳定降低微结构组件的特征尺寸，因而增进这些结构的功能性。例如，在现在集成电路中，最小的特征尺寸，例如场效晶体管的信道长度已经达到深的次微米范围，因而增加这些电路的速度与/或电力消耗与/或功能多样性的效能。当新的电路世代减小各电路组件的尺寸，因而改善例如晶体管组件的切换速度时，也减少电连接各电路组件的互联机的占地面积。因此，随着所需要的互连数量增加速度超过电路组件的数量增加速度，这些互联机的尺寸也减少而补偿缩小的占地面积与每单位芯粒上数量增加的电路组件。因此，通常提供多个堆栈的“线路”层，也称为金属化层，其中通过所谓的通孔，一金属化层的个别金属线连接至上方或下方金属化层的个别金属线。尽管提供多个金属化层，但是所述互联机的缩小尺寸需要配合例如现代PCU、内存芯片、ASIC(应用特定IC)等类似物的许多复杂性。

尽管由于每单位面积上电流组件数量增加而提供相对大量的金属化层，但是高级集成电路包含尺寸0.05微米或更小的晶体管组件，因而典型需要运作在更高的电流密度，在个别互连结构中每平方公分高达数kA。因此，已建立的材料，例如铝，已经被铜与铜金属取代，亦即具有显着较低电阻且对电迁移具较佳抗性的材料，即使相较于铝具有较高的电流密度。导入铜至微结构与集成电路制造中，要成许多关于铜特性的严重问题，铜很容易扩散至二氧化硅与多个低k介电材料，它们都是典型用于和铜结合，降低复合金属化层中的寄生电容。为了提供需要的附着以及避免铜原子扩散至敏感装置区域中，因而通常需要在铜与介电材料之间提供障蔽层，其中以铜为基础的互连结构是包埋的。虽然氮化硅是有效防止铜原子扩散的介电材料，但是选择氮化硅作为层间介电材料是较不令人满意的，因为氮化硅具有较高的介电系数，因而增加邻近铜线的寄生电容，造成无可忍受的讯息传播迟延。因此，通常形成薄传导障蔽层给予铜需要的机械稳定性，也将铜与周围的介电材料分离，因而减少铜扩散进入介电材料，也减少不要的物种，例如氧、氟等类似物，扩散至铜。再者，所述传导障蔽层也可形成具有铜的强接口，因而减少在所述接口诱导重要材质迁移的可能性，所述接口是在增加扩散路径的关键区域，可促使电流诱导的材料扩散。目前，钽、钛、钨及其化合物与氮、硅与类似物是传导障蔽层的较佳候选者，其中所述障蔽层可包括两个或多个不同组合物次层，以符合扩散抑制与附着性质的需求。

铜不同于铝的另一个特征是无法轻易用化学与物理蒸气沉积技术沉积大量的铜，因而需要称为镶嵌(damascene)或嵌花(inlaid)技术的工艺策略。在镶嵌工艺中，先形成介电层，而后图案化形成包含沟渠与/或通孔，接着用铜填充，其中如前所述，在填充铜之前，在所述沟渠与通孔的侧壁上形成传导障蔽层。通常是用湿化学沉积工艺，例如电镀与无电镀，在沟渠与通孔中沉积大量铜材料，因而需要可信赖的通孔填充，深宽比为5以上，直径为3微米或更小，结合沟渠宽度范围由0.1微米至数微米。在电子电路版制造领域中，已经建立铜的电化学沉积工艺。然而，关于半导体装置中金属区域的尺寸，填充高深宽比通孔是非常复杂且具挑战性的任务，其中最后得到的以铜为基础的互连结构的特性主要取决于结构的工艺参数、材料与几何。由于互连结构的几何主要是由设计参数决定，因此不会因为给定的微结构而显着改变，很重要的是估计且控制材料的影响，例如传导与非传导的障蔽层、介电材料与类似物，以及它们对于互连结构特性上的交互作用，整体确保高产率以及所需要的产品可信赖度。对于不同架构，特别重要是辨识、监视与减少金属化系统中的退化与错误机制，以维持每一个新装置世代或技术节点的装置可信赖度。

因此，为了找到新的材料与工艺技术用于形成具有低的整体介电系数与超高可信赖度的铜为基础的线与通孔，非常努力研究铜互连的退化，特别是结合低k介电材料或具有相对介电系数3或更小的超低k(ULK)介电材料。

对于过早的装置错误有显着贡献的一种错误机制是在沟渠与通孔中填充铜材料之后，特别提供沿着铜与介电覆盖层之间形成的接口的电迁移诱导材料传输，侧壁是由传导障蔽材料包覆。除了保持铜完整性，介电覆盖层通常是作为层间介电中通孔开口形成过程中的蚀刻停止层。例如，通常使用的材料是氮化硅以及含有碳化硅的氮气，对典型层间介电质具有高蚀刻选择性，所述层间介电质例如多种低k介电材料，以及也抑制铜扩散至所述层间介电质上。然而，最近的研究结果显示，铜于介电覆盖层之间形成的接口是金属互连操作过程中材料传输的主要扩散路径。