[发明专利]用于形成具有降低的等效氧化物厚度的高k栅极叠层的方法

说明书

技术领域

本发明涉及将高介电常数(高k)的膜集成到半导体制造的领域，更 具体地涉及用于降低高k栅极电介质叠层中等效氧化物厚度(EOT)的方 法。

背景技术

微电子的最近研究进展包括在逻辑应用的栅极电介质叠层中使用高k 膜。为了增大器件的可靠性并减少从栅电极到晶体管沟道的电子泄露，半 导体晶体管技术引入高介电常数(高k)的材料，该材料容许栅极电介质 层的物理厚度增大。特征为介电常数大于SiO₂(k约为3.9)的电介质材料 通常被称为高k材料。寻找可用于金属氧化物场效应晶体管(MOSFET) 的高k膜的最初动机是：这是一种容易减少泄漏电流而不降低膜电容的方 法。此外，对于许多应用来说，高k膜必须具有物理厚度(T_ox)为约1 nm的SiO₂层的电当量。

高k膜和下层衬底之间薄的电介质界面层的存在非常有助于保持界面 态特性并形成具有良好电气性质的界面。由于界面层与晶体管沟道密切相 连，界面层的质量会影响器件性能。但是，界面层的存在降低了栅极叠层 的总介电常数，因此，界面层需要变薄。

在高k膜的沉积和/或后沉积退火过程中，许多高k膜可以催化促进高 k膜和Si衬底之间的厚SiO₂界面层的生长，从而使T_ox增大至不可接受的 水平。用高k膜代替MOSFET中的SiO₂栅极电介质层需要与约1nm的总 SiO₂厚度相对应的电容时，与期望的高k膜相连的低k反应层会快速抵消 高k膜的益处。

因此，需要进一步的研发来解决这些问题以及与将高k膜集成到半导 体器件中相关的其他问题。

发明概述

本发明提供了一种用于形成具有降低的等效氧化物厚度(EOT)的高 k栅极叠层的方法。

根据本发明的一个实施方式，提供了一种用于形成半导体器件用的栅 极电介质叠层的方法。该方法包括：提供含硅的衬底；在所述含硅衬底上 形成界面层，其中所述界面层具有第一等效氧化物厚度。该方法还包括： 将第一高k膜沉积在所述界面层上；并且在形成具有第二等效氧化物厚度 (等于或低于所述第一等效氧化物厚度)的改性界面层的温度下对所述第 一高k膜和所述界面层进行热处理。该方法还进一步包括将第二高k膜沉 积在所述改性界面层上。

根据本发明的一个实施方式，提供了一种用于形成半导体器件用的栅 极电介质叠层的方法。该方法包括：提供含硅的衬底；在所述含硅衬底上 形成氧化硅界面层，其中所述氧化硅界面层具有第一等效氧化物厚度。该 方法还包括：将稀土基第一高k膜沉积在所述氧化硅界面层上；并且在形 成具有第二等效氧化物厚度(等于或低于所述第一等效氧化物厚度)的改 性界面层的温度下对所述稀土基第一高k膜和所述界面层进行热处理。该 方法还进一步包括将铪-氧基(hafnium-oxygen-based)高k膜沉积在所述 改性界面层上，并可选地使至少部分厚度的铪-氧基高k膜氮化。

根据本发明的另一个实施方式，所述方法包括：提供含硅的衬底；在 所述含硅衬底上形成氧化硅界面层，其中所述氧化硅界面层具有第一等效 氧化物厚度。该方法还包括：将氧化镧第一高k膜沉积在所述氧化硅界面 层上；并且在形成具有第二等效氧化物厚度(等于或低于所述第一等效氧 化物厚度)的改性界面层的温度下对所述氧化镧第一膜和所述氧化硅界面 层进行热处理。该方法还进一步包括将第二高k膜沉积在所述改性界面层 上，并可选地使至少部分厚度的第二高k膜氮化。

附图说明

参照以下详细说明并结合附图进行考量时，本发明的更完整理解以及 本发明所伴随的许多优点将变得清楚，在附图中：

图1A-图1I示出了根据本发明的一个实施方式形成的具有降低的 EOT的高k栅极叠层的示意性剖视图。

图2A示出了根据本发明的实施方式作为包含HfSiON膜和不同厚度 氧化镧高k膜的高k栅极叠层的EOT的函数的泄漏电流(J_g)。

图2B示出了根据本发明的实施方式作为包含HfSiON膜和不同厚度 氧化镧高k膜的高k栅极叠层的平带电压(V_fb)的函数的EOT。