[发明专利]原位形成的包括应变诱导合金及梯度掺杂分布的源漏区

说明书

技术领域

本发明涉及集成电路，尤其涉及晶体管，其具有复杂掺杂分布并包括应变诱导合金，例如硅/锗合金，以在沟道区中产生应变。

背景技术

依据特定的电路布局，在特定的芯片面积上，集成电路包括大量的电路组件，其中，晶体管，例如场效应晶体管，是重要的组件，其用作开关组件、电流和/或电压放大器。该些晶体管形成于基本结晶的半导体区域之中及上方，其中，该基本结晶半导体区域具有额外的掺杂材料形成于特定的基板位置以充当有源區，亦即，至少临时充当导电区域以形成控制电流。一般而言，目前实施多种制程技术，其中，对于复杂电路例如微处理器、储存芯片等，MOS技术因其在运行速度和/或和/或功耗和/或成本效益方面的优越特性而成为当前最有前景的技术。在利用例如MOS技术制造复杂集成电路期间，数百万的晶体管，亦即n沟道晶体管及p沟道晶体管，形成于包括结晶半导体层的基板上。晶体管，不论是n沟道晶体管还是p沟道晶体管或任意其它晶体管架构，都包括pn结，其由高掺杂区域，例如源漏区，与邻近该高掺杂区域设置的轻掺杂或非掺杂区，例如沟道区，之间的接口形成。对于场效应晶体管，沟道区的电导率由邻近该沟道区并藉由薄绝缘层与该沟道区隔离的栅极电极控制。因在该栅极电极施加合适的控制电压而形成导电沟道时，该沟道区的电导率取决于掺杂浓度、载流子迁移率以及-对于该沟道区沿晶体管宽度方向的特定延伸-源漏区之间的距离，亦即沟道长度。因此，沟道区的电导率大大影响MOS晶体管的性能。因此，沟道长度的缩小-以及与其关联的沟道电阻率的降低-使得沟道长度成为实现集成电路之运行速度增加的主要设计准则。

不过，不断缩小晶体管尺寸必须解决与其关联的多个问题，以避免不当地抵消不断降低晶体管的尺寸所带来的优点。例如，需要在源漏区中沿垂直方向以及横向方向形成高度复杂的掺杂分布，以提供低的薄层及接触电阻率以及理想的沟道可控性，从而抵消所谓的短沟道效应，例如漏感应势垒降低(drain induced barrier lowering)等。另外，由于降低沟道长度还要求相对栅极绝缘层与沟道区形成的接口降低源漏区的深度，从而需要复杂的注入技术，因此，pn结相对栅极绝缘层的垂直位置亦代表有关漏电流控制的重要设计准则。

另外，由于不断缩小的关键尺寸，亦即晶体管的栅极长度，使得针对有关上述制程步骤的高度复杂的制程技术的调整及可能的话新的开发成为必要，因此业界提出对于特定的沟道长度，籍由增加沟道区中的载流子迁移率来提升晶体管组件的器件性能，以使性能提升的潜力与尺寸缩小之器件的未来技术节点的推进相当，同时避免与器件尺寸缩小相关的诸多制程调整。原则上，可单独或合并使用至少两种机制，以增加沟道区中载流子的迁移率。首先，在场效应晶体管中，可降低沟道区中的掺杂浓度，以降低载流子的散射事件，从而增加导电性。不过，降低沟道区中的掺杂浓度显着影响晶体管器件的阈值电压，因此，目前，降低掺杂浓度是一种缺乏吸引力的方法，除非开发出其它机制来调整理想的阈值电压。其次，在各半导体区域例如沟道区中，可例如籍由在其中形成拉伸或压缩应变而扩张/拉伸晶格结构，从而分别导致电子和空穴的迁移率发生改变。例如，在场效应晶体管的沟道区中沿电流方向形成单轴拉伸应变增加了电子的迁移率，其相应直接转化为电导率的相应增加。另一方面，沟道区中的压缩应变可增加空穴的迁移率，从而有可能提升p型晶体管的性能。由于应变硅可被视为“新”型半导体材料，其能够制造快速强大的半导体器件而无需昂贵的半导体材料及制造技术，因此对于下一代器件，在集成电路制造中引入应力或应变工程是一项极有前景的技术。

因此，业界提出在p沟道晶体管的源漏区中引入例如硅/锗合金以形成压缩应力，从而可导致相应的应变。

下面参照图1a及1b描述典型的传统方法，其用以降低短沟道效应、增强沟道区中的载流子迁移率以及降低源漏路径的总体串联电阻，从而提升p沟道晶体管的性能。