[发明专利]沉积半导体合金之前通过减少图案化不均匀性减少阈值调整半导体合金的厚度变化

说明书

技术领域

总的来说，本发明是有关包括先进的晶体管组件的复杂集成电路，其中包括含有金属电极和相较于栅极电介质(如二氧化硅和氮化硅)具有增加的介电常数的高k栅极电介质的高电容栅极结构。

背景技术

先进的集成电路(如CPU，储存器件，ASIC(专用集成电路)之类的)的制造，需要大量的电路组件根据指定的电路布局形成在给定芯片区上，其中场效应晶体管代表一种实质确定集成电路的性能的重要类型的电路组件。一般来说，目前实行有多种工艺技术，其中用于很多类型的复杂电路(包括场效应晶体管)，鉴于运行速度和/或功耗和/或成本效益，MOS技术由于优越的特性，是目前前途最有前景的方法之一。在制造复杂集成电路期间，使用例如MOS技术将数百万晶体管(例如，N-沟道晶体管和/或P-沟道晶体管)形成在包括结晶半导体层的衬底上。场效应晶体管(不论考虑的是N-沟道晶体管或P-沟道晶体管)通常包括所谓的PN结(PN junction)，此PN结是通过高浓度掺杂区域(称为漏极和源极区域)与邻近该高浓度掺杂区域的稍微掺杂或未掺杂区域(如沟道区域)之间的接口形成。在场效应晶体管中，沟道区域的导电性(conductivity)，即导电沟道的驱动电流能力，是通过邻近沟道区域形成的栅极电极控制并通过薄绝缘层而与该栅极电极隔开。由于施加适当的控制电压于栅极电极，所以导电沟道形成后沟道区域的导电性取决于掺杂物浓度、电荷载体的移动率(mobility)和-针对晶体管宽度方向的沟道区域的给定伸展部分而言-源极和漏极区域之间的距离(也被称为沟道长度)。因此，结合施加控制电压于栅极电极之后在绝缘层下方快速建立导电沟道的能力，沟道区域的导电性实质影响MOS晶体管的性能。因此，因为建立沟道的速度(此取决于栅电极的导电性)和沟道电阻率实质确定晶体管特性，所以沟道长度的缩放-以及与其相关的沟道电阻率的减少和栅极电阻率的减少-是占主导地位的设计标准，以达到集成电路的运行速度的增加。

目前，由于硅实质的无限可取用性、硅和相关材料广为人知的特性和在过去50年积累的工艺和经验，所以绝大多数的集成电路是在硅的基础上制造。因此，針對量產所設計的電路世代而言，在可预见的将来所选择的材料仍可能为硅。在制造半导体器件上，硅的重要性的原因之一是硅/二氧化硅接口的优越的特性，可实现不同区域彼此间可靠的电气绝缘。在高温时，硅/二氧化硅接口稳定，因此得以执行后续的高温工艺，如用以激活掺杂物和固化晶体损伤(crystal damage)所需要的退火循环(anneal recycle)，而不牺牲接口的电气特性。

对于上文指出的原因，最好使用二氧化硅作为场效应晶体管中用来让硅沟道区域与栅极电极(通常由多晶硅或其它含金属材料组成)隔开的栅极绝缘层，。在稳定改善场效应晶体管的器件性能时，沟道区域的长度不断下降以改善切换速度和驱动电流能力。因通过供应给栅极电极的电压控制晶体管性能以将沟道区域的表面转化(invert)成够高的电荷密度，以对于给定的供应电压提供所需的驱动电流，所以必须维持一定程度的电容耦合(capacitive coupling)，该电容耦合是由栅极电极、沟道区域以及设置在该栅极电极与该沟道区域之间的二氧化硅所形成的电容器所提供。结果，减少沟道长度需要增加的电容耦合，以避免在晶体管操作期间产生所谓的短沟道行为(shortchannel behavior)。短沟道行为可能导致漏电流的增加和阈值电压显着取决于沟道长度。具有相对较低的供应电压的积极缩小的晶体管器件以及从而降低的阈值电压可能会有指数性增加的漏电流，同时也需要栅极电极到沟道区域的增强电容耦合。因此，为二氧化硅层的厚度必须相应减少以提供栅极和沟道区域之间的所需的电容。例如，约为0.08微米(μm)的沟道长度可能需要薄约1.2纳米(nm)由二氧化硅制成的栅极电介质。虽然具有极短沟道的高速晶体管组件的普遍使用可能受限于高速应用，而有较长的沟道的晶体管组件可用于较不重要的应用(如存储晶体管组件)，但是通过电荷载子直接穿隧穿过超薄二氧化硅栅极绝缘层所造成的相对较高的漏电流可能达到氧化层厚度范围在1-2纳米的值，而这样的值并不符合性能驱动电路的要求。