[发明专利]半导体装置及半导体装置的制造方法

说明书

技术领域

本发明涉及使用了SiC的半导体装置及其制造方法。

背景技术

近年，作为用于实现高耐压、低通态电阻的下一代的功率设备材料，一直所研讨的是使用SiC(硅碳化物：碳化硅)的使用。

另外，作为用于功率设备的微细化及降低通态电阻的结构，公知的是沟道栅结构。例如，在功率MOSFET中，主流是采用沟道栅结构的功率MOSFET。

图12是现有的具有沟道栅型VDMOSFET的SiC半导体装置的示意剖面图。

半导体装置101具有构成半导体装置101的基体的N⁺型的SiC基板102。在SiC基板102的Si面(硅面)上层叠有由与SiC基板102相比低浓度地掺杂了N型杂质的SiC(硅碳化物：碳化硅)构成的N^-型的外延层103。外延层103的基层部构成维持了外延成长后的状态的N^-型的漏区域104。另外，在外延层103的漏区域104上，P型的主体区域105与漏区域104相接而形成。

在外延层103上从其表面117(Si面)下挖而形成栅沟道106。栅沟道106在层厚方向上贯通主体区域105，其最深部(底面116)到达漏区域104。

在栅沟道106内，通过使栅沟道106的侧面114及底面116热氧化，由SiO₂构成的栅绝缘膜107形成于栅沟道106的内面整个区域。

而且，通过利用高浓度地掺杂了N型杂质的多晶硅完全填埋栅绝缘膜107的内侧，而在栅沟道106内埋设栅电极108。

在外延层103的表层部，在相对于栅沟道106与栅宽度正交的方向(图12的左右方向)的两侧形成有N⁺型的源区域109。源区域109沿着栅沟道106在沿着栅宽度的方向上延伸，其底部与主体区域105相接。

另外，在外延层103形成有从其表面117贯通与栅宽度正交的方向上的源区域109的中央部且与主体区域105连接的P⁺型的主体接触区域110。

在外延层103上层叠有由SiO₂构成的层间绝缘膜111。在层间绝缘膜111上形成有源配线112。源配线112接地。而且，源配线112经由在层间绝缘膜111上形成的接触孔113而与源区域109及主体接触区域110电连接。

在SiC基板102的背面(碳面：C面)形成有漏配线115。

以在源配线112和漏配线115之间(源-漏间)产生了规定的电位差的状态，对栅电极108施加规定的电压(栅阈值电压以上的电压)，由此利用来自栅电极108的电场在主体区域105的与栅绝缘膜107之间的界面附近形成沟道。由此，在源配线112和漏配线115之间流动电流，VDMOSFET成为导通状态。

现有技术文献

专利文献1：特开2008-294210号公报

SiC的各结晶面的氧化率在Si面最小。因此，栅沟道106的内面的氧化以与外延层103的表面117平行的底面116(Si面)的氧化率及侧面114的氧化率满足关系式：底面116的氧化率/侧面114的氧化率＜1的条件进行。其结果是，在栅绝缘膜107中，底面116上的部分的厚度小于侧面114上的部分的厚度。

另一方面，在半导体装置101中，当VDMOSFET关断时，在栅电极108和漏配线115之间(栅-漏间)产生高电位差，从而电场集中于栅沟道106的底面116。如上所述在底面116上的部分的厚度小的栅绝缘膜107中，容易引起电场集中所导致的绝缘破坏。

对于这种不良情况，所研究的对策是通过延长栅绝缘膜107形成时的氧化时间来增大底面116上的部分的厚度。但是，由于侧面114的氧化与底面116的氧化并行进行，因此上述氧化率的差导致侧面114上的部分的厚度变得非常大。

发明内容

本发明的目的在于提供一种能够抑制栅绝缘膜中的栅沟道侧面上的部分的厚度的增大且同时抑制栅沟道底面上的部分的绝缘破坏的半导体装置及其制造方法。