[发明专利]总线控制装置

说明书

技术领域

本发明涉及在具备被网络化的通信总线的半导体芯片中进行通信总线的控制的装置、方法及程序。

背景技术

近年来，在利用SoC(System on Chip)的组装设备领域或通用处理器领域中，对半导体芯片的高功能化的要求正在提高。伴随着半导体芯片的高功能化，与芯片上的通信总线连接的总线主控器(bus master)数增加，控制流经总线上的传输数据的信息量变得复杂。

例如，近年来的移动电话终端能够进行电子邮件收发、网页浏览、被称为“单频段(One-Seg(one segment broadcasting))”的地面数字视频广播的接收等，多功能化正在发展中。进行与各功能对应的一部分或全部处理的专用IC起到总线主控器的作用，因此需要适当地控制连接这些专用IC的通信总线上的数据的信息量。再有，在微型处理器(MPU)芯片中，多核化也正在发展。为了使起到总线主控器的作用的各处理器核同步且协调，需要适当地控制连接各处理器核的通信总线上的数据的信息量。

作为与信息量控制相关的现有的设计方法，采用总线控制方式，即：利用宽频带的集中型总线来相互连接各总线主控器，通过切换交叉开关(crossbar switch)，从而向数据传输对象的总线主控器对分配总线的利用权。然而，在该总线控制方式中，总线布线的拉线引起的布线延迟的增加或交叉开关的面积的增加、功耗的增加等成为问题。再有，在集中型的总线设计中，也会存在以下问题：平均的总线利用效率没有提高，而总线的工作频率增大，总线部分的功耗增加。这是因为总线的工作频率被设计成保证各总线主控器要求的最大数据传输量。

为了解决集中型总线的问题点，被称为NoC(Network on Chip)的通信总线的网络化正在发展之中。

例如，图1(a)及(b)表示NoC总线的一部分结构。图1(a)是表示硬件连接结构例的图，图1(b)是其示意图。根据图1(a)及(b)可知：设置在芯片10上的总线主控器1a～1c分别经由总线控制装置(R)2而连接到总线3。其中，以下的本申请附图的NoC总线都用图1(b)所示的示意图来记载。

图2表示以二维网眼型结合了总线主控器的NoC总线的结构例。按照微型处理器或DSP、存储器、输入输出电路等每个总线主控器来配置进行数据传输路径的控制的总线控制装置R，以短布线连接(链接)总线控制装置R之间。

在这种结构中，从发送源的总线主控器向接收目的地的总线主控器进行数据传输用的通信路径存在有多个。例如，图3表示从发送源到发送目的地为止的3条路径(1)～(3)。

再有，在提供同等功能的总线主控器存在有多个的情况下，接收目的地及到达接收目的地的路径存在有多个。例如，图4表示从1个发送源到3个发送目的地(1)～(3)为止的各路径。

根据总线的负荷状况，从多个选择候补路径中选择最佳的路径，由此能够降低芯片整体的数据传输延迟时间(等待时间(latency))或总线的工作频率。因此，需要可以最大限度地引出NoC总线的性能的多路径控制技术。

专利文献1公开了在相互连接多个总线主控器的总线上根据总线的状态来选择多条数据传输路径的方法。根据专利文献1的技术，以帧为单位从发送源的总线主控器向接收目的地的总线主控器传输作为传输对象的数据。在接收目的地中正常接收到帧的情况下，返回确认数据，在未正常接收的情况下不返回确认数据。发送源的总线主控器根据没有返回确认数据的情况，检测帧传输的缺陷，由此选择其他发送路径并重新发送帧。由此，能够继续进行通信。在所接收到的帧的标头中检测到错误的情况下，因为在接收目的地的总线主控器中废弃帧，所以发送源的总线主控器不会接收到确认数据。另外，在正在利用的数据传输路径中，在帧的传输延迟增大而使帧无法在规定时间内抵达接收目的地的情况下，发送源的总线主控器也无法在规定时间内接收确认数据。此时，也会发生路径的切换。根据数据传输路径的状态而将路径切换为动态，由此能够利用传输延迟或错误少的路径来进行通信。

(现有技术文献)

专利文献1：日本专利第3816531号说明书

发明内容

(发明想要解决的课题)

在采用现有技术中公知的多路径控制技术的情况下，发送源的总线主控器将传输延迟时间或错误发生状况等作为评价指标，来选择自身的数据传输状态最佳的利己性路径。