[发明专利]用于受管理的非易失性存储器的低等待时间读取操作

说明书

技术领域

本主题总地涉及受管理的非易失性存储器(NVM)的访问和管理。

背景技术

闪存是一类电可擦除可编程只读存储器(EEPROM)。因为闪存是非易失性的并且相对密集，所以它们被用于在手持式计算机、移动电话、数字相机、便携式音乐播放器和其他存储方案(例如磁盘)不适用的许多其他设备中存储文件和其他持续性对象。

NAND是能够像诸如硬盘或存储卡之类的块器件那样被访问的一类闪存。每个块由若干页(例如64-128页)构成。典型的页大小是4KB-8KB字节。NAND器件可具有多个管芯，其中每个管芯具有4096-8192个块。与每个页相关联的是用于差错检测和校正校验和的存储的数个字节(例如12-16个字节)。读取和编程是以页为单位执行的，擦除是以块为单位执行的，并且块中的数据只能被顺序写入。NAND依赖于差错校正码(ECC)来针对在正常器件操作期间可能翻转的比特进行补偿。当执行擦除或编程操作时，NAND器件可检测未能编程或擦除的块并将这些块在不良块映射图中标记为不良的。数据可被写入到另一不同的、良好的块，并且不良块映射图被更新。

受管理的NAND器件将原始NAND与存储器控制器相组合以处理差错校正和检测，以及NAND存储器的存储器管理功能。商业上，可在球栅阵列(BGA)封装中或者支持标准化处理器接口的其他集成电路(IC)封装(例如多媒体存储卡(MMC)和安全数字(SD)卡)中获得受管理的NAND。受管理的NAND器件可包括可利用一个或多个芯片选择信号来访问的数个NAND器件或管芯。芯片选择是在数字电子设备中用来从连接到同一总线的若干个芯片中选择一个芯片的控制线。芯片选择通常是大多数IC封装上的命令管脚，该命令管脚将器件上的输入管脚连接到该器件的内部电路。当芯片选择管脚被保持在非活动状态中时，芯片或器件忽略其输入管脚的状态的变化。当芯片选择管脚被保持在活动状态中时，芯片或器件就好像其是总线上的唯一芯片那样作出响应。

开放NAND闪存接口工作组(ONFI)为NAND闪存芯片开发了一种标准化的低级别接口，以允许来自不同厂商的合格NAND器件之间的互操作性。ONFI规范版本1.0规定：TSOP-48、WSOP-48、LGA-52和BGA-63封装中的NAND闪存的标准物理接口(管脚输出)；用于读取、写入和擦除NAND闪存芯片的标准命令集；以及用于自识别的机制。ONFI规范版本2.0支持双通道接口，其中奇数芯片选择(也称为芯片使能或“CE”)连接到通道1并且偶数CE连接到通道2。物理接口对于整个封装不应具有多于8个CE。

虽然ONFI规范允许了互操作性，但当前的ONFI规范并没有充分利用受管理的NAND方案。

发明内容

在存储器系统中，主机控制器耦合到非易失性存储器(NVM)封装(例如NAND器件)。主机控制器向NVM封装发送读取命令以请求低等待时间读取操作。响应于读取命令，NVM封装中的控制器取得数据并将数据发送到ECC引擎以便校正。在读取命令之后，主机控制器向NVM封装中的控制器发送读取状态请求命令。响应于读取状态请求，控制器向主机控制器发送状态报告，指示出一些或全部数据可用于传送到主机控制器。响应于该报告，主机控制器传送数据。

在一些实现方式中，响应于主机控制器在读取操作结束时发送的读取操作状态请求命令，欠载运行状态被NVM封装中的控制器确定并被报告给主机控制器。NVM封装报告的读取操作状态指示出是否有欠载运行，其中未经校正数据被传送到主机控制器，以及数据是可校正的还是不可校正的。基于读取操作状态，主机控制器可采取行动，例如执行另一读取操作，而不考虑低等待时间。

所公开的低等待时间读取操作的一个优点是所请求的数据的经校正部分可被传送到主机控制器，这可与传统的非易失性存储器系统相对比：在传统的非易失性存储器系统中，在任何数据被传送到主机控制器之前，所有请求的数据被加载在缓冲器中并被校正。

附图说明

图1是包括耦合到受管理的NVM封装的主机处理器的示例性存储器系统的框图。

图2示出了用于图1的受管理的NVM封装的示例性地址映射。

图3示出了包括不良块替换的图2的地址映射。

图4示出了受管理的非易失性存储器的低等待时间读取的示例性方法。

图5示出了用于确定低等待时间读取操作中的欠载运行状态的示例性过程。

图6示出了受管理的非易失性存储器的低等待时间读取的另一示例性方法。

图7是主机控制器执行的低等待时间读取操作的流程图。