[发明专利]充电保护装置

说明书

技术领域

本发明是关于绝缘体上覆硅(silicon-on-insulator；SOI)半导体装置，更详而言之，是关于具有充电保护的SOI装置，以及其制造技术。

背景技术

于现代集成电路中，个别电路组件(如场效晶体管)的数量与密度不断地增加，而导致这些集成电路的效能逐渐改善。提升集成电路的封装件密度与信号效能必须缩减关键特征尺寸(如场效晶体管的栅极长度与沟道长度)，以最小化单一电路组件所占据的芯片面积并且缩减由经延迟的沟道形成(delayed channel formation)所造成的信号传递延迟。然而，现阶段关键特征尺寸正接近0.1微米(μm)或更小，而通过缩减晶体管组件尺寸所得到的进一步电路效能改善则被块体硅衬底中所形成的晶体管的寄生电容所部份抵销。

为了满足日益增加的装置与电路效能需求，电路设计者已提出新的装置结构。如同图1中线101左侧所描绘，一种改善电路(例如：CMOS装置)效能的技术是于所谓的绝缘体上覆硅(silicon-on-insulator；SOI)衬底上制造电路。SOI衬底包括形成于块体衬底105(例如：硅衬底)上的绝缘层103。该绝缘层一般而言是由二氧化硅所形成，而有时被称作为埋藏氧化层或“box”层。块体衬底105典型上是经P型掺杂的。主动硅层107是形成于该绝缘层上。由浅沟槽隔离结构111所定义、用于场效晶体管装置的主动区域109是形成于主动硅层107中。对于N-MOS晶体管而言，该等主动区域109(该晶体管的源极与漏极)是经N型掺杂的，而该等主动区域119之间的区域113是经P型掺杂的。再者，形成于栅极绝缘层117上的栅极电极115(例如：多晶硅栅极)与该栅极电极两侧上的侧壁分隔件119是形成于主动硅层107的区域113上。所产生的晶体管是与晶体管周围区域完全电性隔离。与形成于块体半导体衬底上的习知装置相反，该SOI装置的主动区域的隔离明显地抑制了习知装置上已知的寄生效应，如栓锁(latch-up)及漏电流流入该衬底。相较于形成于块体半导体衬底上的装置而言，SOI装置亦具有较小的寄生电容，因此显现出经改善的高频效能。此外，由于主动区域显著地缩减，故经辐射诱发的电荷载体的产生亦明显地减少，从而使得SOI装置极适合应用于辐射密集的环境中。

然而，同样众所周知的是，于运作期间，非所欲的电荷可能累积于该晶体管的沟道区域下方，因此对于晶体管特性产生不利的影响，如临限电压、单一晶体管栓锁(single-transistor-latch-up)及类似特性。

再者，于此类SOI结构的制造期间，也可能于装置上发生非所欲的充电损害(charge damage)。举例而言，采用以电浆为基础的蚀刻制程可能对该SOI装置的组件(如该栅极绝缘层)造成非所欲的充电损害。

对于充电损害的习知解决方法必须形成衬底N⁺二极管，以防止电浆制程对连接至非VSS节点(非VSS node)的SOI装置充电，如同对于图1中线101右侧所描绘者。更详而言之，N⁺接点121是形成于经P型掺杂的衬底105中，并且经由导电接点123与125及金属线127连接至该SOI装置(以层间介电材料129(inter layer dielectric)将该晶体管与金属线127绝缘)。然而，可发现到，由于N⁺接面二极管的低劣性质或衬底性质与连接的互相影响，使得此种方法有实现上的问题。另外，当设计有高于VSS的虚拟VSS节点时，P⁺衬底接点避雷针方法无法对该SOI装置提供适当的充电保护。

因此，需要能够有效率地对连接至非VSS电路节点的SOI装置提供电浆充电保护的方法与装置，更具体而言，需要更先进的技术设计。

发明内容

本发明的一种态样是一种半导体装置制造方法，包括形成用于充电保护的SOI薄膜二极管与P⁺衬底接点。

本发明的另一态样是一种半导体装置，包括作为充电保护结构的SOI薄膜二极管与P⁺衬底接点。

本发明的额外态样与其它特征将于接下来的说明书中提及，且熟习本领域者将自本发明接下来的范例与实作而在某种程度上更清楚了解本发明。可于附加的权利要求中体现并得到本发明的优点。