[发明专利]移位寄存器和具备它的显示装置以及移位寄存器的驱动方法

说明书

技术领域

本发明涉及有源矩阵型显示装置的驱动电路中设置的移位寄存器及其驱动方法。

背景技术

在现有技术中已知有源矩阵型的显示装置，其中呈格子状配置有多根栅极总线(扫描信号线)和多根源极总线(视频信号线)，并且和这些多根栅极总线与多根源极总线的交叉点分别对应地呈矩阵状配置有多个像素形成部。各像素形成部包括作为开关元件的TFT(薄膜晶体管：Thin Film Transistor)和用于保持像素值的像素电容等，该TFT的栅极端子与通过对应的交叉点的栅极总线连接，而源极端子与通过该交叉点的源极总线连接。在有源矩阵型的显示装置中，还设置有驱动上述多根栅极总线的栅极驱动器(扫描信号线驱动电路)和驱动上述多根源极总线的源极驱动器(视频信号线驱动电路)。

表示像素值的视频信号通过源极总线传递，但各源极总线不能一次(同时)传递表示多行份的像素值的视频信号。因此，视频信号对上述呈矩阵状配置的像素形成部内的像素电容的写入，逐行依次进行。因而，栅极驱动器由包括多个级的移位寄存器构成，使得多根栅极总线按每个规定期间依次被选择。

图8是表示现有的栅极总线中包含的移位寄存器810的结构例的框图(参照日本特表平6-505605号公报)。如图8所示，栅极驱动器包括n级的移位寄存器810。移位寄存器810的各级是双稳电路，在各时刻处于两个状态(第一状态和第二状态)中的一个状态，并将表示该状态的信号(状态信号)作为扫描信号GOUT输出。像这样，移位寄存器810包括n个双稳电路SR(1)～SR(n)。对该移位寄存器810供给三相时钟信号GCK1、GCK2和GCK3以及作为用于开始栅极总线的扫描的信号的栅极启动脉冲GSP。各双稳电路设置有：将三相时钟信号中的一个作为第一时钟CKA接收的输入端子；将三相时钟信号中的一个作为第二时钟CKB接收的输入端子；将栅极启动脉冲信号GSP或从前一级输出的状态信号OUT作为置位信号(set signal)SET接收的输入端子；和用于输出状态信号OUT的输出端子。

图9是表示上述现有的移位寄存器810的一级份(一个双稳电路)的结构例的电路图。该双稳电路包括6个薄膜晶体管T81～T86和电容器C81。而且，该双稳电路除具有供给较高电平的电位VGH的电源线VDD用的输入端子和供给较低电平的电位VGL的电源线VSS用的输入端子之外，还具有三个输入端子81～83和一个输出端子89。其中，对接收第一时钟CKA的输入端子标记符号81，对接收置位信号SET的输入端子标记符号82，对接收第二时钟CKB的输入端子标记符号83。此外，上述电位VGH相当于使像素形成部内的薄膜晶体管成为导通状态的电位，而上述电位VGL相当于使该薄膜晶体管成为断开状态的电位。

薄膜晶体管T81的栅极端子、薄膜晶体管T82的源极端子和薄膜晶体管T83的漏极端子相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netA”。此外，薄膜晶体管T83的栅极端子、薄膜晶体管T84的栅极端子、薄膜晶体管T85的源极端子和薄膜晶体管T86的漏极端子相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netB”。

对于薄膜晶体管T81，栅极端子与netA连接，漏极端子与输入端子81连接，源极端子与输出端子89连接。对于薄膜晶体管T82，栅极端子与输入端子82连接，漏极端子与电源线VDD连接，源极端子与netA连接。对于薄膜晶体管T83，栅极端子与netB连接，漏极端子与netA连接，源极端子与电源线VSS连接。对于薄膜晶体管T84，栅极端子与netB连接，漏极端子与输出端子89连接，源极端子与电源线VSS连接。对于薄膜晶体管T85，栅极端子与输入端子83连接，漏极端子与电源线VDD连接，源极端子与netB连接。对于薄膜晶体管T86，栅极端子与输入端子82连接，漏极端子与netB连接，源极端子与电源线VSS连接。对于电容器C81，一端与netA连接，另一端与输出端子89连接。

在以上的结构中，对移位寄存器810供给图10(A)～(C)所示的波形的三相时钟信号GCK1、GCK2和GCK3，以及图10(D)所示的波形的栅极启动脉冲信号GSP。这样，如图10(E)～(G)所示，从移位寄存器810输出按每一个水平扫描期间依次成为高电平的扫描信号GOUT(1)～GOUT(n)。