[发明专利]用于混合数据、编码及缓冲存储器集成在芯片上具有基于NAND的NOR、NAND闪存及SRAM的内存系统

说明书

本申请主张于2009年6月30日提交的美国暂时性专利申请第61/269,894号优先权的权益，该专利申请在此全部引用作为参考。

相关申请的交叉引用

本申请涉及于2009年5月7日提交的美国专利申请第12/387,771号以及于2009年6月1日提交的美国专利申请第12/455,337号，让与于本发明的相同受让人，该专利申请在此全部引用作为参考。

技术领域

本发明涉及一种利用NAND快闪单元及制程将两种非易失性内存(NVM)如NAND快闪单元及NOR快闪单元及一种易失性内存(VM)如SRAM集成到同一芯片上以存储混合的编码、数据及缓冲存储器的内存设计。

背景技术

非易失性内存是本技术领域的现有技术。非易失性内存的类型包括屏蔽只读存储器(mask ROM)、电子可编程只读存储器(EPROM)、电子可抹除可编程只读存储器(EEPROM)、NOR闪存和NAND闪存。在本发明中，术语NOR、NOR闪存及NOR内存通常可交替地用于表示NOR闪存，其也同样适用于NAND闪存。易失性内存包括动态随机存取内存(DRAM)以及静态随机存取内存(SRAM)。一个DRAM单元只需要一个晶体管与一个电容串连，然而，一个SRAM单元则一般由六个晶体管单元所组成，该晶体管单元所占的芯片的硅面积相当大。一般而言，NAND内存的价格比NOR内存及SRAM便宜，原因是一个NAND单元具有最小的单元尺寸：4λ²(λ是半导体制程中最小的特征尺寸)，其可以存储两个单阶电位单元(SLC)的二进制数据。如今，利用30nm的技术节点，采用多阶电位单元(MLC)进行存储的NAND内存的最高容量为64Gbs/每芯片。对于目前的基于ETOX^TM的NOR单元，其单元尺寸约为12λ²到16λ²，且在45nm的制程技术下越来越不容易变得更小。采用32nm的制程技术，NOR闪存的最高容量为1Gbs。由于一个SRAM单元一般由六个晶体管单元所组成，故SRAM的单元尺寸总是最大，且可达到约160λ²，故在32nm的制程技术下，具有约七到八层金属层的SRAM的最高容量仅为约64Mb。

图1A为现有的单晶体管2-poly浮动闸控NMOS NAND闪存单元的平面示意图，图中仅示出了三个关键的单元的连接端：漏极(D，N-active)、源极(S，N-active)以及闸极(G，Poly2)。图1B为图1A中浮动闸控NMOS NAND闪存单元的电路符号。该电路为一包括三端、NMOS、2-poly的浮动闸控NAND单元。其中，NAND单元的漏极、源极以及闸极的三个节点均有在电路中示出，NAND单元的其余三个节点包括：未在图中示出的三重P井(TPW)、深N井(DNW)以及P型基板(PSUB)的节点。

图1C为图1A中NMOS NAND单元的剖视图。该浮动闸控闸极由一位于poly2闸极的正下方的poly1传导层形成。该poly2闸极被标识为“G”。一个单一的NAND单元的全部六个节点(D、G、S、TPW、DNW以及PSUB)均分别与适当的偏压相连以实现不同的操作。该poly1的节点为一浮动节点，故其没有外部的连接端用于与电路相连。Poly1不能透过该电路存取。

图1D为现有的图1A中单阶电位NAND单元的两个典型的宽电压分布图。所述两个电压包括：第一负抹除状态，其Vt0的中心值为-2.0V、变化范围为2V，其变化区间为-1.0V到-3.0V；以及第二正编程状态，其Vt1的中心值为+2.0V、变化范围为2V，其变化区间为+1.0V到+3.0V。一个存储有两个电压的单一的物理NAND单元称为一单位单晶体管(1b1T)单阶电位NAND单元。

图1E为现有图1A中典型的NAND单元的另一四电压分布图。四电压包括：第一负抹除状态，其具有一宽电压分布的Vt0的中心值为-2.0V、变化范围为2V，其变化区间为-1.0V到-3.0V；第二正编程状态，其Vt1的中心值为+0.75V、变化范围为0.5V，其变化区间为+0.5V到+1.0V；第三正编程状态，其Vt2的中心值为+1.75V、变化范围为0.5V，其变化区间为+1.5V到+2.0V；以及第四正编程状态，其Vt3的中心值为+2.75V、变化范围为0.5V，其变化区间为+2.5V到+3.0V。该三个正编程状态Vt1、Vt2以及Vt3为用于多阶电位(MLC)正常操作的编程状态，其具有较窄的分布。一个存储有四个电压的NAND单元简称为一双位单晶体管(2b1T)多阶电位NAND单元。