[发明专利]基于纳米结构的NAND闪存单元及其外围电路的形成方法

说明书

优先权要求

本申请要求以下申请的优先权：于2009年7月21日提交的Purayath等人的题为“METHOD OF FORMING MEMORY WITH NANODOT CHARGE STORAGE REGIONS”的美国临时专利申请No.61/227,403；以及于2009年8月21日提交的Purayath等人的题为“METHOD OF FORMING MEMORY WITH NANODOT CHARGE STORAGE REGIONS”的美国临时专利No.61/235,994，它们二者通过引用而完整并入本文。

技术领域

本发明实施例针对高密度半导体设备(例如非易失性存储器)以及形成高密度半导体设备的方法。

背景技术

在大多数集成电路应用中，分配用于实现各种集成电路功能的衬底面积持续减少。例如，半导体存储器设备以及它们的制造工艺正不断演进，以满足在给定面积的硅衬底内增加能够存储的数据量的需求。这些需求旨在增加给定大小的存储卡或其它类型封装的存储容量，和/或减小它们的尺寸。

在最流行的非易失性半导体存储器当中，有电可擦除可编程只读存储器(EEPROM，包括FLASH EEPROM，即闪速EEPROM)以及电可编程只读存储器(EPROM)。一种流行的FLASH EEPROM架构利用NAND阵列，该NAND阵列具有大量的存储器单元串，存储器单元通过在各位线与共用源极线之间的一个或多个选择晶体管连接。图1是示出单个NAND串的俯视图，图2是其等效电路。图1和图2描述的NAND串包括串联在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串经过位线接触部126连接到位线。选择栅极122将NAND串经过源极线接触部128连接到共用源极线。晶体管100、102、104和106中的每一个都是单独的存储元件且包括控制栅极和浮置栅极。例如，晶体管100包括控制栅极100CG和浮置栅极100FG，晶体管102包括控制栅极102CG和浮置栅极102FG，晶体管104包括控制栅极104CG和浮置栅极104FG，晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，控制栅极106CG连接到字线WL0。

应注意，尽管图1和图2在NAND串中示出四个存储器单元，但使用四个晶体管仅提供作为示例。NAND串可具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元或更多。

当前FLASH EEPROM阵列的电荷存储元件最普遍的是导电浮置栅极，通常，导电浮置栅极由掺杂多晶硅材料形成。可用于FLASH EEPROM系统的另一类存储器单元利用非导电电介质材料替代导电浮置栅极以形成能够以非易失性方式存储电荷的电荷存储元件。在Chan等人的文章“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device”(IEEE Eletron Device Ltters，Vol.EDL-8，NO.3，1987年3月，第93-95页)中公开了这样的单元。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质夹在导电控制栅极与存储器单元沟道上方的半导电衬底的表面之间。通过将来自单元沟道的电子注入到氮化物中对单元编程，在此，电子被捕获并且被存储在有限区域中。于是，这种存储的电荷以可检测到的方式改变单元沟道的一部分的阈值电压。通过将热空穴(hot hole)注入到氮化物中擦除该单元。再请参见Nozaki等人的″A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application″(EEE Journal of Solid-State Circuits，Vol.26，No.4，1991年4月，第497-501页)，其描述了具有分离栅极配置的类似单元，其中，掺杂多晶硅栅极在存储器单元沟道的一部分上延伸，以形成单独的选择晶体管。

最近，已使用基于纳米结构的电荷存储区域形成电荷存储元件(如非易失性存储器设备中的浮置栅极)。基于金属、半导体和电介质的纳米结构可以用于电荷存储。纳米结构能够实现十分小的外形尺寸，使得它们随着设备尺寸继续调整而具有吸引力。然而，现有制造技术可能不足以制造具有基于纳米结构的电荷存储区域的集成设备。

附图说明