[发明专利]读写感知的高速缓存

说明书

技术领域

本申请一般涉及改进的数据处理设备和方法，更具体而言，涉及一种用于提供读写感知的高速缓存的设备和方法。

背景技术

高速缓存被用于加速数据传输并用作数据的中间停留(staging)区域。存储器高速缓存加速指令执行、数据检索和数据更新，且其内容不断改变。存储器高速缓存，或者“CPU高速缓存”，是桥接主存储器和中央处理单位(CPU)的存储体(memory bank)。存储器高速缓存比主存储器更快，并且允许更快地执行指令及读写数据。指令和数据按照被称为高速缓存“线”的固定块从主存储器传输到高速缓存。

并非大高速缓存的所有部分都可以以相同的延时(latency)来从给定点(例如CPU)访问。于是出现了作为用于大高速缓存设计的新兴高速缓存架构的非一致高速缓存架构(NUCA)。在NUAC设计中，高速缓存被分为多个存储体，这些存储体由于其所处的位置、不同的线路延迟和延时而具有从不同访问点(例如CPU)的不同的访问延迟。智能地管理NUCA中存在的不同的延时特征改进了存储系统的性能。

在动态NUCA(D-NUCA)设计中，线被典型地置于任一个存储体中。D-NUCA可以使用非传统的高速缓存替换和数据移动策略，以将频繁访问的数据置于较近的存储体中。如果第一存储体比第二存储体到处理器单元具有更短延时，则第一存储体被定义为比第二存储体更“近”。于是从较近的存储体中可以更快地访问数据。

发明内容

在一个说明性实施例中，提供了一种数据处理系统中的用于读写感知的高速缓存的方法。该方法包括在高速缓存控制器中接收来自处理器单元的高速缓存访问请求。如果高速缓存访问请求是载入，并且导致高速缓存未命中(miss)，则高速缓存控制器将高速缓存线的数据载入到高速缓存的经常读取的区域。高速缓存包括存储体阵列，其中，经常读取的区域包括接近处理器单元的存储体。该方法还包括高速缓存控制器将高速缓存存储未命中的结果存入高速缓存的经常写入的区域。该经常写入的区域包括远离处理器单元的存储体。

在另外的说明性实施例中，提供了一种计算机程序成品，其包括具有计算机可读程序的计算机可用或可读介质。当在计算设备上执行该计算机可读程序时，其使得计算设备执行上述各种与方法说明性实施例相关的单独或组合的操作。

在又一个说明性实施例中，提供了一种用于读写感知的高速缓存的装置。该装置包括处理器单元、包含存储体阵列的高速缓存阵列，以及与高速缓存阵列和处理器单元连接的高速缓存控制器。存储体阵列包括经常读取的区域和经常写入的区域。经常读取的区域包括存储体阵列中接近处理器单元的存储体。经常写入的区域包括存储体阵列中远离处理器单元的存储体。高速缓存控制器被配置为从处理器单元接收高速缓存访问请求。如果该访问是引起高速缓存未命中的载入，高速缓存控制器将高速缓存线的数据载入到经常读取的区域。高速缓存控制器还被配置为在引起高速缓存未命中的存储的情况下，该高速缓存线的数据被置于高速缓存的经常写入的区域。

本发明的这些以及其他特征将在本发明的示例性实施例的下列详细描述中被说明，或者由于该详细描述对本领域普通技术人员来说变得更为明显。

附图说明

本发明及其优选实施方式和进一步的目标和优势，将参考说明性实施例的下列详细描述并结合附图而被最好地理解，在附图中：

图1是可在其中实现说明性实施例的方面的数据处理系统的框图；

图2是示出可在其中实现说明性实施例的方面非一致高速缓存架构的框图；

图3是示出根据说明性实施例的读写感知的非一致高速缓存架构的框图；

图4是示出根据说明性实施例的用于读写感知的高速缓存的硬件支持的框图；

图5是示出根据说明性实施例的用于读写感知的高速缓存的高速缓存控制器的操作的流程图。

具体实施方式

说明性实施例提供了一种用于提供读写告知的高速缓存的机制。该机制将大高速缓存分为经常读取的区域和经常写入的区域。该机制在非一致高速缓存架构替换策略中考虑读写频率。经常写入的高速缓存线被置于一个较远的存储体中。经常读取的高速缓存线被置于一个较近的存储体中。频繁读取的高速缓存线被置于一个较近的存储体中。经常读取和经常写入的区域之间的尺寸比例可以是静态或动态的。经常读取的区域和经常写入的区域之间的边界可以是清楚的或模糊的。