[发明专利]隧道场效应晶体管及其制造方法

说明书

技术领域

本发明涉及一种具有III-V族化合物半导体纳米线的隧道场效应晶体管及其制造方法。

背景技术

半导体微处理器(semiconductor microprocessor)及高集成电路(IntegratedCircuit)是将金属-氧化膜-半导体(以下，称为“MOS(Metal Oxide Semiconductor)”)场效应晶体管(以下，称为“FET(Field Effect Transistor)”)等元件集成在半导体基板上而制造的。一般而言，互补型MOSFET(以下，称为“CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)”)成为集成电路的基本元件(开关元件)。半导体基板的材料主要使用作为IV族半导体的硅。通过使构成CMOS的晶体管小型化，可提高半导体微处理器及高集成电路的集成度及性能。使CMOS小型化时存在的问题之一在于耗电量的增大。作为耗电量增大的主要原因，可举出能够搭载在一个微芯片(microchip)上的CMOS的数量增加、以及所致的短信道效应所致的漏电流(leak current)增大这两个。其中，漏电流的增大会导致供给电压的增大。因此，对于各CMOS，必须抑制漏电流，使动作电压(operating voltage)降低。

作为表示CMOS的开关特性的指标，使用亚阈值(subthreshold)(mV/位)。亚阈值相当于用来使MOSFET成为ON(导通)状态的最低驱动电压。现有的MOSFET的开关特性是基于电子及正孔(载流子)的扩散现象。因此，现有的MOSFET中，亚阈值斜率的理论上的最小值为60mV/位，未能实现表示比它还小的亚阈值的开关特性。

作为超过此物理上的理论极限而在更小的亚阈值下动作的开关元件，报告了隧道FET(以下，称为“TFET(Tunnel Field Effect Transistor，隧道场效应晶体管)”)(例如，参照非专利文献1、2)。TFET不带来短信道效应，且可在低电压下实现高ON/OFF(导通/断开)比，因此被认为是下一代开关元件有力的候补。近年来，报告了使用纳米线的TFET(例如，参照专利文献1～4)。

专利文献1中记载着具有包含n型掺杂区域(源极/漏极区域)、非掺杂区域(信道区域)及p型掺杂区域(漏极/源极区域)的纳米线的TFET。在非掺杂区域(信道区域)上形成着栅极介电层(gate dielectric layer)，栅极电极配置在栅极介电层上。该TFET可通过如下方式制作：在纳米线的第一区域内掺杂n型掺杂剂而形成源极/漏极区域，在第二区域内掺杂p型掺杂剂而形成漏极/源极区域。

专利文献2～4中记载着具有包含n型掺杂区域(源极/漏极区域)、非掺杂/低掺杂区域(信道区域)及p型掺杂区域(漏极/源极区域)的纳米线的TFET。在非掺杂/低掺杂区域(信道区域)上形成着栅极介电层，栅极电极配置在栅极介电层上。该TFET中，在源极区域与信道区域的接合界面产生隧道现象。该TFET可通过如下方式制作：在使用置于基板表面的金属催化剂而使纳米线生长之后，掺杂n型或p型掺杂剂，从而形成源极区域、信道区域及漏极区域。

现有技术文献

专利文献1：美国专利申请公开第2005/0274992号

专利文献2：日本专利特开2008-72104号公报

专利文献3：日本专利特开2008-103702号公报

专利文献4：日本专利特开2008-252086号公报

非专利文献1：Bhuwalka，K.K.，Schulze，J.and Eisele，I.，″Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering″，IEEE transactions on electron devices，Vol.52，No.5，May(2005)，pp.909-917.

非专利文献2：Bhuwalka，K.K.，Schulze，J.and Eisele，I.，″A simulation approach to optimize the electrical parameters of a vertical tunnel FET″，IEEE transactions on electron devices，Vol.52，No.7，July(2005)，pp.1541-1547.

发明内容