[发明专利]奇偶校验控制系统和方法以及通信系统和方法

说明书

技术领域

本发明涉及奇偶校验控制系统和奇偶校验控制方法，以及通信系统和通信方法，更具体地，涉及对通信中的纠错编码产生的奇偶校验比特的模式的控制。

背景技术

在数字通信中，比特模式特性(例如，0和1的数目之间的平衡(DC平衡)或行程长度(连续的0或1的数目))对通信特性施加了一些影响。因此，通常在传输处理之前执行转换传输比特序列的处理，以抑制可导致通信特性退化的比特模式出现。该转换处理被称为“调制编码”或“线编码”。

将这种技术大致划分为两种方法：(1)使用一些冗余来执行编码，以严格满足给定的比特模式特性的方法；以及(2)通过使用扰码等来执行编码，以降低导致通信特性退化的比特模式出现的概率。

方法(1)的代表有在以太网中使用的Manchester编码和8B/10B编码。这些技术以块为单位执行严格满足信道约束(例如DC平衡或者行程长度)的转换。在本说明书中，将以上技术统称为“块调制编码(block modulation encoding)”。块调制编码产生理想的比特模式，然而具有冗余度增加的问题。例如，在8B/10B编码的情况下，以10Gbps发送信息的信道速率是12.5Gbps，并从而需要能够支持该信道速率的发送/接收设备。通过增加块大小可以降低冗余，然而，一般而言，随着块大小增加，转换处理变得复杂。关于此，PTL 1描述了使用块编码的数字数据传输系统。

基于加扰的方法(2)利用易于安装的LFSR(线性反馈移位寄存器)产生的伪随机数序列来对传输比特序列随机化。这种类型的加扰方法大致划分为同步类型和自同步类型。

同步加扰方法是通过从LFSR输出的伪随机数序列与信息序列的相加(XOR)来实现随机化的方法。在该同步加扰方法中，在发送侧和接收侧之间，寄存器状态需要预先完全同步。该方法的优点在于，如果出现差错(比特反转)，差错不传播。在SONET(用于复用的标准)，CCSDS(针对卫星通信的建议)等等中采用上述的同步加扰方法。

自同步加扰方法是通过将过去输出的比特存储在LFSR中并将来自LFSR的输出与信息序列相加来产生输出比特的方法。该方法的缺点在于比特反转(如果发生)传播LFSR的连接线的数目，而优点在于不需要执行帧同步，以使得从失去同步(如果发生)恢复是可能的。此外，自同步加扰在安全性方面有优势。

作为基于加扰的方法中的安全威胁，可以考虑到例如消除加扰效果的网络阻碍输入数据。这种情况下的攻击者随机选择LFSR的初始状态，以产生阻碍序列。然而，在自同步加扰中，通过充分增加LFSR长度，可以充分降低攻击者所设置的初始状态与实际初始状态一致的概率。对于在64b/66b编码中使用自同步加扰方法。

甚至在已经执行了调制编码的情况下，可能存在这样的情况：当例如信道的S/N比较小的时候，需要执行纠错编码。在这种情况下，调制编码和纠错编码之间的处理顺序变成了焦点。

对此，自然的方案是在较低的层中执行调制编码，亦即，在纠错编码之后执行调制编码。

对此，PTL 2描述了在执行纠错编码之后执行调制的无线通信系统的示例。

然而，在该情况下，因而接收侧在调制码的解码后执行纠错编码的解码。在块调制编码或自同步加扰中，在解码的时候可能发生差错传播。因此，在差错已经扩展的状态下执行纠错编码的解码，这可能导致特性的退化。

图1是示出以上状态的视图。在图1中，发送侧(发射机)11通过纠错编码装置101将纠错编码应用到信息部分，以产生奇偶校验，并在之后通过调制编码装置102将调制编码应用到信息部分和奇偶校验，以产生要向通信路径12发送的传输序列。接收侧(接收机)13通过调制码解码装置103将调制码解码应用到来自通信路径12的包括信息部分和奇偶校验在内的接收序列，并在之后通过纠错码解码装置104应用纠错码解码。此时，调制码解码装置103的处理放大了接收序列中出现的差错，使得纠错码解码装置104不可能纠正该差错。

为了避免差错传播的影响，需要在无差错状态下执行调制码解码。为此，优选在纠错码解码之后执行调制码解码。亦即，在该情况下，发送侧首先执行调制编码，然后执行纠错编码。此时，如果纠错码是系统码(其中，在没有修改的情况下发送信息部分)，就信息部分而言，满足信道约束。然而，纠错编码所产生的奇偶校验没有经过调制编码。

为了解决该问题，可以考虑如下的方法：确定基于已经经过调制编码的信息产生的奇偶校验在统计上是充分随机的，并在没有修改的情况下发送该奇偶校验。当将简单的加扰应用到信息部分时，将该方法视为自然的方法。