[发明专利]反侧设计的III-氮化物器件

说明书

技术领域

本发明涉及一种在III族氮化物半导体上制作的半导体器件。

背景技术

对于高功率电子器件应用，III族氮化物基器件相对于硅基器件具有很多潜在的材料优点。其中，这些包括更大的带隙和击穿场、二维电子气（2DEG）中的高电子迁移率、低热生成电流（thermal generation current）和使用直接带隙的可能性，还加上在很多用于新颖的器件功能的这些结构中可应用的各种能带和极化设计技术。然而，由于缺少用于器件制作的低成本的衬底而使得阻碍了应用。

有时在诸如碳化硅、蓝宝石或者硅的适合的衬底上通过异质外延形成器件。用于施加层的技术能够包括分子束外延（MBE）或者金属有机化学气相沉积（MOCVD）和氢化物气相外延（HVPE）。氮化镓（GaN）的高电压器件可能要求厚的GaN层，诸如2-6微米厚的层。可能难以通过异质外延生长厚的氮化镓。使用了诸如梯度层或者超晶格的各种应力管理技术和诸如铁（Fe）或者碳（C）掺杂的各种补偿技术来使得能够生长厚的层并且实现高电阻率缓冲层。

虽然GaN缓冲层的总厚度在一些器件中可能是重要的，但是实现具有低缺陷密度材料的足够厚的层也可能是重要的。提供带隙中的深能级的广延缺陷和点缺陷以及掺杂物的浓度必须低。这能够在器件不经受陷阱、泄漏或者早期击穿效应的情况下，有利于在高电压下的器件的操作。

为了在诸如异质结场效应晶体管（HFET）的晶体管中跨源极/栅极和漏极容纳大的电压，或者在二极管中跨阳极和阴极容纳大的电压，电极之间的用于承受电压所需的间隔通常必须大——例如，1kV器件可能需要10微米或更大的电极间隔。因此，高电压横向器件要求大的面积并且需要在低成本衬底上制成。硅衬底通常是用于形成III-N型器件的最成本有效的衬底。然而，由于硅和氮化镓之间的大的晶格失配和热失配，可能要求成核和应力管理层。诸如Al_xGa_1-xN的超晶格层的这些层可能具有高密度的位错和其它深陷阱中心。虽然该方法能够产生可接受的间隔物、沟道和势垒层，但是难以实现高质量的缓冲层。由于间隔层下面的层可能在带隙中具有高浓度的缺陷水平，因此这能够引起漏极电压感生的电流崩塌和在高漏极偏压下的泄漏，并且还能够降低器件的击穿电压。

发明内容

在一个方面，描述了一种III族氮化物器件，其包括III-氮化物层的堆叠、第一钝化层、第二钝化层和一个或多个导电接触。该堆叠包括沟道层、与沟道层直接相邻的势垒层以及与沟道层的和势垒层相反的一侧直接相邻的间隔层。沟道层包括在沟道层中与势垒层相邻的2DEG沟道。第一钝化层在与沟道层相反的一侧上直接接触间隔层的表面，其中第一钝化层是电绝缘体并且III-氮化物层的堆叠和第一钝化层形成具有邻近第一钝化层的反侧和邻近势垒层的正侧的结构。第二钝化层在该结构的正侧上。接触电连接到2DEG沟道。

在另一方面，描述了一种用于形成器件的方法。在母衬底上形成成核层，其中成核层包括AlN。在母衬底上的成核层上形成应力管理层，其中应力管理层包括III-氮化物材料。在应力管理层上形成III-氮化物层的堆叠，其中形成堆叠包括形成其中具有2DEG沟道的沟道层，堆叠具有与应力管理层相反的正面。将堆叠的正面附着到载体晶圆。移除母衬底、成核层和应力管理层的整体，其中移除步骤暴露堆叠的反表面。利用电介质层钝化该反表面。

在又一方面，描述了一种用于形成器件的方法。在母衬底上形成成核层，其中成核层包括AlN。在母衬底上的成核层上形成应力管理层，其中应力管理层包括III-氮化物材料。在应力管理层上形成III-氮化物层的堆叠，其中形成堆叠包括形成其中具有2DEG沟道的沟道层。移除至少母衬底的一部分、成核层的一部分和应力管理层的一部分，其中移除步骤仅移除母衬底的一部分并且形成薄外骨骼部分和厚外骨骼部分，其中母衬底在薄外骨骼部分中比在厚外骨骼部分中更薄。