[发明专利]非易失性锁存电路和逻辑电路以及使用它们的半导体器件

权利要求书

1.一种非易失性锁存电路，包括：

锁存部分；以及

数据保存部分，配置成保存所述锁存部分的数据，

所述数据保存部分包括：

晶体管；以及

电容器，

其中，所述晶体管的沟道形成区包括氧化物半导体层，以及

其中，所述晶体管的源电极和漏电极其中之一电连接到所述电容器的电极之一，以及

其中，所述晶体管的所述源电极和所述漏电极中的另一个电连接到提供有输入信号的布线。

2.如权利要求1所述的非易失性锁存电路，其中，所述氧化物半导体层包含铟、镓和锌。

3.如权利要求1所述的非易失性锁存电路，其中，所述晶体管控制将数据写入所述电容器中。

4.如权利要求1所述的非易失性锁存电路，其中，所述晶体管具有将数据保存在所述电容器中的功能。

5.如权利要求1所述的非易失性锁存电路，其中，所述晶体管具有将所述电容器中保存的数据读取到所述锁存部分的功能。

6.一种非易失性逻辑电路，其中包括如权利要求1所述的多个非易失性锁存电路。

7.一种半导体器件，其中使用包括如权利要求1所述的非易失性锁存电路的逻辑电路。

8.一种非易失性锁存电路，包括：

锁存部分；以及

数据保存部分，配置成保存所述锁存部分的数据，

所述锁存部分包括：

第一元件；以及

第二元件，

其中，所述第一元件的输出电连接到所述第二元件的输入，并且所述第二元件的输出电连接到所述第一元件的输入，以及

其中，所述第一元件的输入电连接到提供有输入信号的布线，并且所述第一元件的输出电连接到提供有输出信号的布线，

所述数据保存部分包括：

晶体管；以及

电容器，

其中，所述晶体管的沟道形成区包括氧化物半导体层，

其中，所述晶体管的源电极和漏电极其中之一电连接到所述电容器的电极之一，以及

其中，所述晶体管的所述源电极和所述漏电极中的另一个电连接到所述第一元件的输入。

9.如权利要求8所述的非易失性锁存电路，其中，所述第一元件是反相器，并且所述第二元件是反相器。

10.如权利要求8所述的非易失性锁存电路，其中，所述锁存部分包括：

第一开关；以及

第二开关，

其中，所述第二元件的输出通过所述第二开关电连接到所述第一元件的输入，以及

其中，所述第一元件的输入通过所述第一开关电连接到提供有输入信号的布线。

11.如权利要求8所述的非易失性锁存电路，其中，所述第一元件是NAND，并且所述第二元件是拍频反相器。

12.如权利要求8所述的非易失性锁存电路，其中，所述氧化物半导体层包含铟、镓和锌。

13.一种非易失性逻辑电路，其中包括如权利要求8所述的多个非易失性锁存电路。

14.一种半导体器件，其中使用包括如权利要求8所述的非易失性锁存电路的逻辑电路。

15.一种非易失性锁存电路，包括：

锁存部分；以及

数据保存部分，配置成保存所述锁存部分的数据，

所述数据保存部分包括：

第一晶体管；

第二晶体管；

第一电容器；以及

第二电容器，

其中，所述第一晶体管和所述第二晶体管的沟道形成区各包括氧化物半导体层，

其中，所述第一晶体管的源电极和漏电极其中之一电连接到所述第一电容器的电极之一，

其中，所述第一晶体管的所述源电极和所述漏电极中的另一个电连接到提供有输入信号的布线，

其中，所述第二晶体管的源电极和漏电极其中之一电连接到所述第二电容器的电极之一，以及

其中，所述第二晶体管的所述源电极和所述漏电极中的另一个电连接到提供有输出信号的布线。

16.如权利要求15所述的非易失性锁存电路，其中，所述氧化物半导体层包含铟、镓和锌。