[发明专利]相位检测器电路和方法

说明书

相关申请的交叉引用

本专利申请要求于2010年1月21日提交的美国临时专利申请61/297,002的权益，该申请在此通过引用整体并入本文。

技术领域

本公开涉及电子电路，并且更具体而言，涉及相位检测器电路和方法。

背景技术

图1图示了现有技术的锁相环(PLL)100。PLL 100包括相位检测器电路101、环路滤波器电路102、振荡器电路103和分频器电路104。相位检测器电路101比较反馈时钟信号FBCLK的相位与参考时钟信号REFCLK的相位以产生控制信号VC。环路滤波器电路102过滤控制信号VC以产生经过滤的控制信号VCF。振荡器电路103产生周期性的输出时钟信号OUTCLK。振荡器电路103基于经过滤的控制信号VCF中的改变来变化OUTCLK的频率。

分频器电路104响应于OUTCLK产生FBCLK。分频器电路104对OUTCLK分频以产生FBCLK的频率。PLL 100驱动FBCLK与REFCLK之间的相位差和频率差至零。

分频器电路104为了响应于高频输出时钟信号OUTCLK产生反馈时钟信号FBCLK而典型地消耗大量功率。分频器电路104还在OUTCLK中产生抖动。因此，需要提供一种产生高频周期性输出信号的锁相环，其无需消耗大量功率并产生抖动的分频器电路。

附图说明

图1图示了现有技术的锁相环(PLL)。

图2A图示了相位检测器电路的示例。

图2B图示了当φ₁和φ₂分别为90度(+j)和270度(-j)时，图2A的组合电路的两个信号的、根据组合电路的输入信号之间的相位差的归一化平均功率的示例。

图2C通过比较来自组合电路两个信号的在φ₁和φ₂相位范围内的归一化功率差，显示了图2A的相位检测器针对组合电路的输入信号之间的90度相位差的灵敏度。

图2D图示了使用图2A相位检测器电路的实施例的、能够产生高频周期性输出信号的锁相环(PLL)电路的示例。

图3A图示了可以用于在图2D的PLL中实现无源混合耦合器的混合耦合器电路的示例。

图3B图示了可以用于在图2D的PLL中实现无源混合耦合器的LC电路的示例。

图4为图示了去往图2D的无源混合耦合器的周期性输入信号之间相位差比对在信号等于A+jB和A-jB的实施例中的来自无源混合耦合器的信号之间归一化幅度差值的曲线图的图表。

图5A图示了可以用于实现在图2D的PLL中的幅度/功率检测器电路的包络检测器电路的示例。

图5B图示了可以用于实现在图2D的PLL中的幅度/功率检测器电路的自混频器电路的示例。

图6图示了能够使用图2A相位检测器电路的实施例产生高频周期性输出信号的延迟锁定环路(DLL)电路的示例。

图7A图示了包含图2D的PLL的集成电路的部分的示例。

图7B图示了包含图6的DLL的集成电路的部分的示例。

具体实施方式

相位检测器电路将第一周期性输入信号和第二周期性输入信号组合以产生表示输入信号相移图像的不同组合的两个不同的中间信号。相位检测器比较这两个中间信号的功率以确定第一周期性输入信号和第二周期性输入信号之间的相位差。相位检测器可以使用无源电路(例如无源混合耦合器)以产生两个输出信号。通过在诸如PLL之类的锁定环路中使用此类型相位检测器电路，低功率电路可以用于产生具有特定相位的时序信号。此电路在数字电子器件中有广泛应用，这包括在低功率数字器件中使用，其中将芯片或电路与时序参考信号同步，或者关于时序参考信号控制该芯片或电路。