[发明专利]通过基于感测的位线补偿对存储器编程以减少沟道到浮栅的耦合有效

专利信息
申请号: 201080062255.0 申请日: 2010-11-22
公开(公告)号: CN102714055A 公开(公告)日: 2012-10-03
发明(设计)人: 李艳 申请(专利权)人: 桑迪士克技术有限公司
主分类号: G11C11/56 分类号: G11C11/56;G11C16/04;G11C16/10
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 王萍;李春晖
地址: 美国德*** 国省代码: 美国;US
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摘要:
搜索关键词: 通过 基于 补偿 存储器 编程 减少 沟道 到浮栅 耦合
【说明书】:

背景技术

本技术涉及非易失性存储器。

半导体存储器已越来越普遍地用在各种电子装置中。例如,非易失性半导体存储器用在蜂窝电话、数字相机、个人数字助理、移动计算装置、非移动计算装置和其他装置中。电可擦除可编程只读存储器(EEPROM)和闪速存储器是最普遍的非易失性半导体存储器之一。与传统的全功能EEPROM相比,也是一类EEPROM的闪速存储器的整个存储器阵列或者存储器的一部分的内容可以在一个步骤中擦除。

传统的EEPROM和闪速存储器两者均利用置于半导体衬底中的沟道区域上方并且与其绝缘的浮栅。浮栅被置于源极和漏极区域之间。控制栅极设置在浮栅上并且与其绝缘。这样形成的晶体管的阈值电压(Vth)由浮栅上保存的电荷量控制。就是说,在晶体管接通以允许晶体管的源极和漏极之间导通之前必须施加到控制栅极的最小电压量由浮栅上的电荷水平控制。

一些EEPROM和闪速存储器装置具有带有浮栅的存储元件或单元,浮栅用于存储两个范围的电荷,并且因此该存储元件可以在两个状态之间,例如在擦除状态和编程状态之间编程/擦除。该闪速存储器装置有时被称为二进制闪速存储器装置,因为每个存储元件可以存储一位数据。

通过识别多个不同的允许/有效编程阈值电压范围,实现了多状态(还被称为多电平)闪速存储器装置。每个不同的阈值电压范围与存储器装置中编码的数据位集合的预定值对应。例如,当每个存储元件可以处于与四个不同的阈值电压范围对应的四个不同的电荷带中的一个中时,可以存储两位数据。

典型地,在编程操作期间施加到控制栅极的编程电压或脉冲Vpgm被作为一系列幅值随时间增加的脉冲而施加。可以将编程电压施加到所选择的字线。在一种可能的方法中,对于每个连续的脉冲,脉冲的幅值按例如0.2-0.4V的预定的步长尺寸增加。可以将Vpgm施加到闪速存储器元件的控制栅极。在编程脉冲之间的时段中,执行验证操作。就是说,在连续的编程脉冲之间读取正被并行编程的存储元件组的每个元件的编程电平以确定其是否等于或大于元件正在被编程到的验证电平。对于多状态闪速存储器元件的阵列,可以针对元件的每个状态执行验证步骤以确定元件是否达到其数据关联验证电平。例如,能够以四个状态存储数据的多状态存储器元件可能需要对三个比较点执行验证操作。

此外,当对诸如NAND(与非)串中的NAND闪速存储器装置的EEPROM或闪速存储器装置进行编程时,典型地将Vpgm施加到控制栅极并且将位线接地,使来自存储元件的沟道的电子被注入到浮栅中。当电子在浮栅中积累时,浮栅变为被负向充电并且存储元件的阈值电压升高,使得认为其处于编程状态。

然而,随着存储器装置变小,编程期间的电容耦合效应越来越成问题。

附图说明

图1a是NAND串的俯视图。

图1b是NAND串的等效电路图。

图2是NAND串的横截面视图。

图3是示出三个NAND串的电路图。

图4是NAND闪速存储元件的阵列的框图。

图5是使用单行/列解码器和读/写电路的非易失性存储器系统的框图。

图6是示出感测块的一个实施例的框图。

图7a示出了阈值电压分布的示例集合,包括因耦合效应引起的扩宽的分布。

图7b示出了阈值电压分布的示例集合以及两轮回(two-pass)编程。

图8示出了在编程操作期间施加到所选择的字线的一系列编程和验证脉冲。

图9示出了用于存储元件集合的多轮回(multi-pass)编程操作。

图10a示出了NAND串的横截面视图,其示出了沟道到浮栅的耦合和浮栅到浮栅的耦合。

图10b示出了从未选择的位线到所选择的位线的耦合。

图11a示出了使用偏移和目标验证电平、并且减少耦合效应的示例编程技术。

图11b示出了仅使用一个编程速度模式以及每个状态的一个验证电平、并且减少耦合效应的示例编程技术。

图11c示出了与图11a和11b相关的示例编程处理。

图11d示出了用于各个位线的数据锁存器。

图11e示出了关于图11d的锁存器的位分配。

图12示出了关于没有补偿的快编程模式、具有补偿的慢编程模式以及闭锁/禁用条件的数据状态的阈值电压范围。

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