[发明专利]一种叠层片式压敏电阻排

说明书

技术领域

本发明涉及压敏电阻，特别是涉及一种叠层片式压敏电阻排。

背景技术

在同一印刷电路板(Printed Circuit Board，缩略词为PCB)线路采用多个片式压敏电阻时，常常占用过多线路面积，导致电路复杂化，带来电路设计、维护方面的隐患。而片式压敏电阻排作为一种新型压敏元件，能够在同一单体上集成多个压敏电阻并且每个压敏电阻与表层电阻层构成RC回路，不仅缩小产品体积的优势，还具有压敏电阻的防护静电放电(ElectroStatic Discharge，缩略词为ESD)和电磁干扰(Electromagnetic Interference，缩略词为EMI)的效果，正在应用于多功能化、微型化的通信、消费类电子产品上。但是，如何提供结构设计多样化的片式压敏电阻排以满足各种电路保护的应用要求，仍然需要进一步改进与完善。

发明内容

本发明所要解决的技术问题是弥补上述现有技术的缺陷，提供一种叠层片式压敏电阻排。

本发明的技术问题通过以下技术方案予以解决。

这种叠层片式压敏电阻排，呈长方体状结构，包括侧内电极、侧外电极、压敏陶瓷基体及其表面绝缘层。

这种叠层片式压敏电阻排的特点是：

沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单体叠层片式压敏电阻的侧外电极沿长方体的长度方向并排均匀对称设置，每组侧外电极分别与压敏陶瓷基体内部设置的一组侧内电极相连。

所述一组侧内电极包括至少一个内电极叠层单元，所述侧内电极之间以及内电极叠层单元之间的间隙是压敏陶瓷基体。

所述内电极叠层单元由N{≥1的正整数}+1个相同参数的内电极组成。

本发明的技术问题通过以下进一步的技术方案予以解决。

如果N是奇数1，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，且构成N＝1个电容。

如果N是至少为3的奇数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持相同的高度差且交替平行均匀对称，构成N个串联电容。

如果N是偶数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相对的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均匀对称，构成N个串联电容。

本发明的技术问题通过以下再进一步的技术方案予以解决。

所述压敏陶瓷基体的材料是氧化锌、碳化硅、钛酸钡中的至少一种。

所述表面绝缘层是玻璃和高分子树脂中的一种。

所述表面绝缘层厚度为1～20μm。

所述侧外电极是纯银电极和在银表面先电镀一层镍后电镀一层锡的银电极中的一种。

所述内电极的材料是银、钯、铂中的至少一种。

所述内电极厚度为1～20μm，宽度不超过侧外电极的宽度。

本发明与现有技术对比的有益效果是：

本发明产品所述叠层片式压敏电阻排集成了多个独立的单体叠层片式压敏电阻即是多个独立的单体叠层片式压敏电阻集成的排列式产品，仍然按照独立的单体叠层片式压敏电阻的方式接入电路中应用，并独自对相应的线路或元件进行过电压保护，可以显著减小PCB板占用空间，为电子线路设计提供更多便利。

附图说明

图1是本发明叠层片式压敏电阻排的解体结构图；

图2是本发明叠层片式压敏电阻排的局部剖视图(图中未画出表面绝缘层)；

图3是本发明具体实施方式一的立体透视结构图；

图4是图3的长度方向剖视图；

图5是本发明具体实施方式二的立体透视结构图；

图6是图5的长度方向剖视图；

图7是本发明具体实施方式三的立体透视结构图；

图4是图3的长度方向剖视图。

具体实施方式

下面结合具体实施方式并对照附图对本发明进行说明。

具体实施方式一

一种如图1～4所示的叠层片式压敏电阻排，呈长方体状结构，包括侧内电极3、侧外电极1、压敏陶瓷基体2及其表面绝缘层4。侧外电极1覆盖在压敏陶瓷基体2侧面，并延展至上、下两个压敏陶瓷基体2表面，延伸出的部分电极长度为50μm，以增加侧外电极1与压敏陶瓷基体2的附着力，有助于进行焊接。