[发明专利]分布录波装置的TDMOW串行总线结构及编码方法

权利要求书

1.一种分布录波装置的TDMOW串行总线结构，其特征在于：分布录波装置中有多个子录波器，子录波器设计有串行总线数据接口电路和时钟与校时控制电路；时钟与校时控制电路包括时钟电路、校时信号控制电路与精确计时电路三部分；时钟电路包含本地时钟，基准时钟以及脉宽整形电路与脉冲延迟电路；校时信号控制电路包括校时脉冲自动切换电路以及校时脉冲自动延迟电路；

各个子录波器通过总线数据接口电路连接到装置的串行总线上，串行总线由一根信号线与一根地线构成，总线数据接口电路由串行总线接口驱动电路、微帧数据分时控制切换电路、串行编码电路和串行解码电路构成；

所述串行总线接口驱动电路包括接收和发送两部分；

所述微帧数据分时控制切换电路由控制数据自动切换输出电路、状态数据自动切换输入电路、数据帧同步切换控制电路与子站编号自动识别控制电路4部分构成；

所述串行编码电路由帧头编码电路、分校时脉冲编码电路、数据编码电路以及编码合成电路组成；其中，帧头编码电路包括微帧头编码电路、子帧头编码电路和基准帧头编码电路；

所述串行解码电路由帧基准脉冲解码电路、子帧头解码电路、微帧头解码电路、校时分脉冲解码电路、数据解码电路以及帧同步信号发生电路几部分构成，串行解码电路通过总线接口电路中接收反向门（DUI）接收来自总线的编码信号，然后解码。

2.如权利要求1所述的TDMOW串行总线结构，其特征在于：所述串行总线接口驱动电路中的接收电路由反向缓冲门（DUI）构成；发送电路则由同向三态门（DUO）及上拉电阻（DUR）构成，同向三态门（DUO）的输入端被固定接地，而控制端则受编码电路输出编码信号（Cout）的控制；

所述微帧数据分时控制切换电路中，控制数据自动切换输出电路由8D触发器（GU15）及多路切换开关（GU16）构成；

状态数据自动切换输入电路由译码器（GU18）、8个D触发器（GU28—GU35）及对应的8个输入控制与门（GU20—GU27）构成，其中D触发器（GU28—GU35）的数据输入端接在一起，再连接到串行解码电路的数据解码输出，接收来自总线的解码后的状态位数据；同时其对应的控制与门（GU20—GU27）的一个输入端连接到串行解码电路的帧同步脉冲输出端，接收来自串行解码电路的帧同步脉冲；与门各自的另一个输入端分别接至译码器（GU18）的输出端（Y0—Y7）；

数据帧同步切换控制电路由计数器（GU17）构成，计数器（GU17）的输出端（Q0、Q1、Q2）分别同时连接到8选1多路开关（GU16）的3个编码输入端（S0、S1、S2）以及3选8译码器（GU18）的3个译码输入端（A0、A1、A2）；

子站编号自动识别控制电路由8位比较器（GU14）、计数器（GU11、GU12、GU13）以及相关门电路（GU01—GU10）组成;

所述串行编码电路中的帧头编码电路由计数器（CU12、CU14、CU16）以及门电路（CU13、CU15、CU17、CU18）和（CU19）组成；计数器（CU12）及与非门（CU13）构成微帧头编码电路，计数器（CU14）及与非门（CU15）构成子帧头编码电路，计数器（CU16）及与非门（CU17）构成基准帧头编码电路；或门（CU18）及与门（CU19）构成帧头编码合成电路，或门（CU18）的3个输入脚分别接收来自与非门（CU13 、CU15 、CU17）的帧头编码信号，CU18的输出接至CU19的一个输入脚，CU19的另一个输入脚则接至校时控制切换电路的主从控制（ROW0）输出；

分校时脉冲编码电路由计数器（CU07、CU09），门电路（CU06、CU08、CU10、CU11）以及校时分脉冲延迟电路组成；计数器（CU07）及反向门（CU06）、与门（CU08）构成校时分起始位编码电路，计数器（CU09）及与非门（CU10）构成校时分终止位编码电路；与门（CU08）及与非门（CU10）的输出分别接至与门（CU11）的2个输入脚，与门（CU11）的另外2个输入脚则分别接至校时分脉冲延迟电路的输出（C1m）以及校时控制切换电路的主从控制（ROW0）输出；

数据编码电路由计数器（CU21、CU23）及门电路（CU20、CU22、CU24、CU25）组成，计数器（CU21）及与门（CU22）、反向门（CU20）构成数据起始位编码电路，计数器（CU23）及与非门（CU24）构成数据终止位编码电路，与门（CU22）及与非门（CU24）的输出分别接至与门（CU25）的2个输入脚，与门（CU25）的另一个输入脚则接至8选1多路开关（GU16）的数据输出端；

编码合成电路由或门（CU26）构成，或门（CU26）的3个输入脚分别接收来自帧头编码电路（CU19）、分校时脉冲编码电路（CU11）及数据编码电路（CU25）的编码信号；

所述串行解码电路的帧基准脉冲解码电路由复位电路、正跳变前沿微分电路、基准帧头脉宽识别电路及帧基准脉冲延迟电路构成，其中，复位电路由反向门（DU30）、与门（DU31）以及或门（DU32）构成；正跳变前沿微分电路由D触发器（DU38、DU39）及门电路（DU40、DU41）构成；基准帧头脉宽识别电路由R—S触发器（DU33）、脉宽计数器（DU36）以及门电路（DU34、DU37、DU35）构成；帧基准脉冲延迟电路由计数器（DU44、DU46）及门电路（DU42、DU43、DU45、DU47）构成；

子帧头解码电路由计数器（DU08）及门电路（DU26、DU07、DU09、DU10）构成；微帧头解码电路由计数器(DU04)及门电路(DU26、DU03、DU05、DU6)构成；

校时分脉冲解码电路由校时分脉冲起始位控制电路、校时分脉冲终止位控制电路及校时分标记脉冲宽度识别电路3部分组成，其中校时分脉冲起始位控制电路由计数器(DU12)及门电路(DU11、DU13)构成，校时分脉冲终止位控制电路则由计数器(DU20)及门电路(DU19、DU21)构成，校时分脉冲宽度识别电路由计数器(DU16)及门电路(DU14、DU15、DU17、DU18)构成；

数据解码电路由数据解码起始位控制电路与数据位标记脉冲宽度识别电路两部分组成，其中数据解码起始位控制电路由计数器(DU20)及门电路(DU19、DU21)构成，数据位标记脉冲宽度识别电路由计数器(DU24)及门电路(DU22、DU23、DU25)构成；

帧同步信号发生电路由计数器(DU01)及与门(DU02)构成。