[发明专利]存取调度器

说明书

技术领域

本发明涉及用于对用于分组缓冲的诸如一个或多个动态随机存取存储器（DRAM）之类的一个或多个存储器器件的存取进行调度的存取调度器。本发明也涉及包括这种存取调度器的存储器控制器并且涉及包括该存储器控制器的数据处理系统。

背景技术

因为动态随机存取存储器（DRAM）的低成本和低功率，所以往往使用动态随机存取存储器（DRAM）来实施分组缓冲器，例如排队器件。然而，DRAM由于其长的等待时间以及其对随机存取的约束而提出挑战。DRAM被成排（bank）地组织并且DRAM的物理性质对排存取提出限制。例如，存取参数行循环时间tRC给出对DRAM排中的行的存取和对相同DRAM排中的另一行的连续存取之间的最小时间。另一个存取参数滚动时间帧tFAW限制时间窗口内的行激活命令的数量，在所述滚动时间帧tFAW中可以同时进行对相同DRAM器件的最大四行激活。行是排的一部分。在可以执行对行内的地址的读或写之前，必须激活该行。

DRAM的存储器控制器接收针对DRAM的不同排的读和写请求。由于就每时间单位的存取而言DRAM带宽往往是瓶颈，所以DRAM的存储器控制器可以重新布置读和写请求的顺序，使得最大化存储器接口的利用。

一种优化是以固定的顺序循环地存取这些排，因而确保对任一DRAM排的两个连续存取之间的时间大于或等于行循环时间tRC。

另一种优化是重新布置读请求和写请求，使得多个读请求后面是多个写请求：例如把序列S1 = (R1, W2, R3, W4)重新布置成S2 = (R1, R3, W2, W4)，其中R代表读，W代表写并且数字指示其中存储器控制器接收请求的顺序。对于在对DRAM的读和写存取之间的转向而言经常存在带宽惩罚，因此S2比S1在更短的时间内完成。

Bains的已公开美国申请US 2004/0236921 A1揭示了一种改进高速缓存数据总线上的带宽使得可以更高效地使用诸如DRAM之类的高速缓存存储器的方法。在一个实施例中，重新排序读或写存取以高效地利用数据总线上的带宽。

Van Hook等人的美国专利US 6,564,304 B1揭示了一种用于对图形处理系统中的存储器进行存取的存储器处理系统，其中存储器控制器仲裁来自多个存储器请求器的存储器存取请求。读被分组在一起并且写被分组在一起以避免模式切换。

然而，例如，如果DRAM排中的地址在变成写之前被读，则诸如读和写存取之类的存取的重新排序可能造成逻辑错误。例如，在上面提及的序列S1 = (R1, W2, R3, W4)和S2 = (R1, R3, W2, W4)中，W2和R3可能存取相同的排地址。如果W2写数据结构（例如链接表）的元素并且R3存取该数据结构的相同元素，则如果如以S2那样重新排序W2和R3，将发生逻辑错误，原因在于这将使程序在地址被写完之前读该地址。即，重新排序将使解析该链接表的程序使用陈旧的指针，造成程序故障。

Laskshmanamurthy等人的已公开美国申请US 2007/0156946 A1揭示了一种利用排分类（sort）和调度的存储器控制器。存储器控制器包括FIFO缓冲器、仲裁器、排FIFO集和排调度器。来自FIFO缓冲器的输出被馈送到把存储器请求分类到适当的排FIFO中的仲裁器中。仲裁器可以使用循环仲裁方案来分类和优先化输入请求流。排调度器接收来自排FIFO集的输出并且循环地处理这些请求。在每个循环中，排调度器可以选择对读/写效率进行优化的业务，例如排调度器可以对读和/或写进行分组以最小化读写周转。

在US 2007/0156946 A1中，如上面所描述的逻辑错误的问题由“无序”机构解决，该“无序”机构确保从不违反支配对相同地址的读和写的业务排序规则，即地址在其被写完之前不能被读。

US 2007/0156946 A1的存储器控制器的缺点/问题在于其未提供存储器带宽的加权公平共享。通过把读和写存储器请求存储在相同的排FIFO中，读和写之间的共享由请求到达过程确定而不由存储器控制器调整。

进一步，US 2007/0156946 A1的存储器控制器具有确保例如在写请求之前不发出读请求（如果这些请求是针对相同地址的话）的仲裁器。因而，尽管存在要在存储器控制器的内部储存器中读的数据，还发出对DRAM的读请求。这意味着DRAM未被最优地利用并且读等待时间未被最小化。