[发明专利]PLL振荡电路

说明书

技术领域

本发明涉及PLL(Phase Locked Loop，锁相环)振荡电路，特别涉及对解锁状态进行检测，并且自动地重试再同步的PLL振荡电路。

背景技术

[以往的技术]

PLL振荡电路是如下电路：对环内振荡器进行反馈控制而使之振荡，以使从外部输入的基准信号与来自环内的振荡器的输出的相位差成为一定。

PLL振荡电路能够输出稳定的振荡频率，应用于电子机器、通信机器中。

[以往的PLL振荡电路：图5]

接下来，参照图5，对以往的PLL振荡电路进行说明。图5是一般的PLL振荡电路例的结构框图。

如图5所示，PLL振荡电路具备：对外部基准信号(F ref)与1/N分频后的信号进行比较，输出相位差信号的相位比较器(Phase Comparator)32；以脉冲宽度的电压输出相位差的电荷泵(Charge Pump)33；对来自电荷泵33的输出电压进行平滑化的环路滤波器(Loop Filter)34；通过来自环路滤波器34的控制电压变更频率而振荡输出所希望的频率(内部基准信号：Output Frequency)的带电压控制功能的晶体振荡器(VCXO：Voltage Controlled Crystal Oscillator：压控晶体振荡器)35；以及将VCXO35的输出(内部基准信号)分频为1/N的分频器(Divider)36。

另外，输出信号是成为N×F ref的频率的信号。

PLL振荡电路的动作通过以使从外部输入的基准信号与内部的VCXO35的相位差成为一定的方式，对内部的VCXO35进行反馈控制，而得到与基准信号同步的振荡器输出。

具体而言，相位比较器32通过执行对高稳定的外部基准信号、与来自通过输入电压进行频率控制的VCXO35的输出信号的相位进行比较，并将对相位比较结果进行平滑化而得到的直流电压反馈到VCXO35的PLL控制，而进行高精度的信号生成。

[关联技术]

另外，作为关联的现有技术，有日本特开平05-072244号公报“位相固定ル一プ性能試験器(相位固定环性能试验器)”(申请人：松下电器产业株式会社/专利文献1)、日本特开平09-023154号公报“PLL回路(PLL电路)”(申请人：株式会社富士通集团/专利文献2)、日本特开平10-173520号公报“PLL回路(PLL电路)”(申请人：川崎制铁株式会社/专利文献3)、日本特开2001-183423号公报“半導体集積回路(半导体集成电路)”(申请人：日本电气ICMicrocomputer系统株式会社/专利文献4)、以及日本特表2004-511993号公报“对锁相环进行试验的嵌入自检电路”(申请人：皇家菲利浦电子有限公司(Koninklijke Philips Electronics N.V.)/专利文献5)。

在专利文献1中，公开了如下的PLL性能试验器：一边使频率变化，一边产生用于测定引入范围以及保持范围的试验信号，通过所产生的试验信号和PLL的反馈信号判定锁定状态，对锁定状态和解锁状态的变化时的试验信号的频率进行检测。

在专利文献2中，公开了如下的PLL电路：对锁定的多个VCO控制电压进行比较，判别系数乘法器的系数的控制方向而输出方向判别信号，通过解锁检测信号和方向判别信号切换系数的升降，从而决定系数。

在专利文献3中，公开了通过复位信号的控制，输出误差信号或者控制信号中的至少一方的PLL电路。

在专利文献4中，公开了如下的半导体集成电路：将使能信号输出到存储测试结果数据的BIST电路，与所搭载的PLL电路的相位锁定时间对应地开始基于实际动作速度的测试。

在专利文献5中，公开了如下的自检电路：针对多个频率乘法器的每一个的乘数、与频率分割器中的对应的分频用计数器的除数之比针对所有频率乘法器以及对应的分频用计数器是一定的数，如果选择了多个频率乘法器中的频率乘法器，则多路调制器选择对应的分频用计数器，生成试验用时钟。

【专利文献1】日本特开平05-072244公报

【专利文献2】日本特开平09-023154号公报

【专利文献3】日本特开平10-173520号公报

【专利文献4】日本特开2001-183423号公报

【专利文献5】日本特表2004-511993号公报

发明内容

以往的PLL振荡电路，当在该电路的生产线上相位比较器成为了解锁状态时，需要检查是否向外部正确地输出了解锁警报信号。