[发明专利]处理器电路及读取数据的方法

说明书

技术领域

本发明涉及一种处理器电路及一种读取数据的方法。

背景技术

当一处理器需要使用到前一个指令所加载的数据内容来执行目前的指令时，会因为需要等待前一个指令所加载的数据内容而造成指令执行暂时中断的情形，亦即加载/使用损失(load-use penalty)事件。举例来说，请参考图1，假设处理器接收到一加载指令以及一加法指令，其中加载指令要求自一外部存储器或一高速存储器中读取所需的数据，而加法指令是将加载指令所读取的数据相加，则以一5阶管线(5-stage pipeline)的例子来说，处理器在时间点t1～t5分别对加载指令进行“指令读取”(instruction fetch)、“译码”(decode)、“执行”(execute)、“存储器存取”(memory access)以及“写回”(write back)操作，并且处理器还在时间点t2开始执行加法指令，然而，因为处理器在执行加法指令时需要使用到加载指令所读取的数据，因此处理器需要等到时间点t5才能够进行“执行”操作，如此一来，处理器在执行加法指令时，在时间点t4会有执行暂时中断的情形，亦即在时间点t4会有加载/使用损失事件，从而降低了处理器的执行效率。

此外，随着处理器使用更高阶的管线(例如8阶管线)来执行指令，加载/使用损失事件的发生次数会更多，损失会更大，因而更严重地影响处理器的执行效率。

发明内容

因此，本发明的目的之一在于提供一种处理器电路以及一种读取数据的方法，其可以有效地减少加载/使用损失事件的发生，以增进处理器的执行效率。

根据本发明一实施例，一种处理器电路包含有一处理单元以及一数据缓存器，其中当该处理单元接收到一加载指令，并判断该加载指令具有一加载/使用条件时，该处理单元将执行该加载指令所读取的一特定数据储存至该数据缓存器中。

根据本发明另一实施例，一种读取数据的方法包含有：提供一数据缓存器；接收一加载指令。并判断该加载指令是否具有一加载/使用条件；以及当判断该加载指令具有该加载/使用条件时，将执行该加载指令所读取的一特定数据储存至该数据缓存器中。

附图说明

图1为加载/使用损失事件的示意图。

图2为根据本发明一实施例的处理器电路的示意图。

图3为根据本发明一实施例的读取数据的方法的流程图。

图4为处理单元使用一5阶管线执行一加载指令以及一加法指令的示意图。

主要组件符号说明

200处理器电路             210处理单元

220数据缓存器             230高速存储器

240外部存储器             300～316步骤

具体实施方式

请参考图2，图2为根据本发明一实施例的处理器电路200的示意图。如图2所示，处理器电路200包含有一处理单元210、一数据缓存器220、一高速存储器230，其中数据缓存器220是以多个寄存器(register)来实现，且高速存储器230是以静态随机存取存储器(Static Random AccessMemory，SRAM)来实现，且处理单元210对数据缓存器220的存取速度快于对高速存储器230的存取速度。

请同时参考图2以及图3，图3为根据本发明一实施例的处理器电路200读取数据的方法的流程图。参考图3，流程叙述如下：

首先，在步骤300，流程开始。接着，在步骤302，处理单元210接收一加载指令，其中该加载指令要求自外部存储器240或高速存储器230中读取一特定数据，并且处理单元210判断该加载指令是否具有一加载/使用条件，亦即判断在紧接着该加载指令之后，处理单元210是否需要立刻执行一需要使用该特定数据的使用指令。若该加载指令具有加载/使用条件，则流程进入步骤304；若该加载指令不具有加载/使用条件，则流程进入步骤314以直接自高速存储器230或是外部存储器240读取该特定数据。