[发明专利]延迟电路和延迟信号的方法

权利要求书

1.一种延迟电路，包括：

延迟单元，所述延迟单元被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及

选项单元，所述选项单元被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。

2.如权利要求1所述的延迟电路，其中，所述延迟单元包括多个单独延迟部，所述多个单独延迟部与所述时钟信号同步地对输入给所述多个单独延迟部的信号执行触发器操作且所述多个单独延迟部串联耦接，并且所述延迟单元将分别从所述单独延迟部输出的信号中的多个信号输出作为所述第一延迟信号。

3.如权利要求2所述的延迟电路，其中，所述选项单元被配置为接收所述时钟信号以对所述多个第一延迟信号执行边沿触发操作，并且基于所述选择信号将已经历了所述边沿触发操作的所述多个第一延迟信号中的一个输出作为所述第二延迟信号。

4.如权利要求1所述的延迟电路，其中，所述输入信号包括半导体存储装置的内部命令信号，并且所述第二延迟信号包括预充电信号。

5.一种延迟电路，包括：

时钟倍乘单元，所述时钟倍乘单元被配置为将时钟信号倍乘，并产生具有不同周期的多个倍乘时钟信号；

延迟单元，所述延迟单元被配置为通过与所述多个倍乘时钟信号同步地执行触发器操作而顺序地将输入信号延迟预定的时间间隔，并且产生多个第一延迟信号；以及

选项单元，所述选项单元被配置为接收所述多个倍乘时钟信号、边沿触发所述多个第一延迟信号、基于一个或更多个选择信号来选择被边沿触发的所述多个第一延迟信号中的一个，并输出第二延迟信号。

6.如权利要求5所述的延迟电路，其中，所述时钟倍乘单元包括一个或更多个单独倍乘部，所述一个或更多个单独倍乘部使输入于所述一个或更多个单独倍乘部的信号的周期延长并输出所得的信号，且所述一个或更多个单独倍乘部在它们的输入/输出关系方面为串联耦接，并且所述时钟倍乘单元将所述时钟信号和分别从所述单独倍乘部输出的信号中的一个或更多个输出作为所述倍乘时钟信号。

7.如权利要求6所述的延迟电路，其中，所述单独倍乘部通过执行触发器操作来使输入于所述单独倍乘部的信号的周期延长。

8.如权利要求7所述的延迟电路，其中，所述多个倍乘时钟信号的周期比从所述输入信号输入的时刻到下一个输入信号输入的时刻之间的时间间隔短。

9.如权利要求5所述的延迟电路，其中，所述延迟单元包括：

脉冲发生部，所述脉冲发生部被配置为基于所述多个倍乘时钟信号来控制所述输入信号的脉冲宽度，并且输出脉冲信号；以及

脉冲延迟部，所述脉冲延迟部被配置为通过与所述多个倍乘时钟信号同步地执行触发器操作而顺序地将所述脉冲信号延迟所述预定的时间间隔。

10.如权利要求9所述的延迟电路，其中，所述脉冲发生部包括多个单独脉冲发生级，所述多个单独脉冲发生级与所述多个倍乘时钟信号同步地执行触发器操作且所述多个单独脉冲发生级串联耦接，并且所述脉冲发生部通过控制所述输入信号的所述脉冲宽度而输出所述脉冲信号。

11.如权利要求9所述的延迟电路，其中，所述脉冲延迟部包括多个单独延迟级，所述多个单独延迟级与所述多个倍乘时钟信号同步地执行对输入于所述多个单独延迟级的信号的触发器操作且所述多个单独延迟级串联耦接，并且所述脉冲延迟部将分别从所述多个单独延迟级输出的信号之中的多个信号输出作为所述多个第一延迟信号。

12.如权利要求5所述的延迟电路，其中，所述选项单元包括：

边沿触发部，所述边沿触发部被配置为接收所述多个第一延迟信号和所述多个倍乘时钟信号、执行边沿触发操作，并且输出受控延迟信号；以及

选择部，所述选择部被配置为基于所述选择信号来选择所述受控延迟信号中的一个，并且输出所述第二延迟信号。

13.如权利要求5所述的延迟电路，其中，所述输入信号包括半导体存储装置的内部命令信号，并且所述第二延迟信号包括预充电信号。