[发明专利]一种时分制命令/响应式多路复用总线的测试平台

权利要求书

1.一种时分制命令/响应式多路复用总线的测试平台，其特征在于，包括：总线测试设备、容纳待测器件UUT的测试组件；所述测试组件通过1553总线连接组件与所述总线测试设备连接，所述1553总线连接组件由1553专用总线连接线缆组成；

所述总线测试设备包括：

第一控制组件；

标准1553协议器件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT对协议的解释能力；

逻辑故障注入组件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT对错误协议的辨别能力；

模拟故障注入组件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT的电性能；

显示屏，与第一控制组件连接，用于输出测试结果；

与系统内各组件连接的电源组件。

2.如权利要求1所述的测试平台，其特征在于，所述测试平台还包括一检测组件，其控制端与所述第一控制组件通过GPIB接口连接，输入端与1553总线连接组件相连，用于接收UUT的响应信息，将UUT响应信息发送给第一控制组件，通过计算UUT反馈信号波形的包洛判断UUT响应是否正确。

3.如权利要求2所述的测试平台，其特征在于，所述第一控制组件为一数字信号处理器DSP或工业计算机；所述标准1553协议组件为一标准1553器件，由所述第一控制组件进行配置，并在所述第一控制组件的控制下向UUT输出合法的1553协议数据。

4.如权利要求2所述的测试平台，其特征在于，所述逻辑故障注入组件和所述模拟故障注入组件均基于一现场可编程门阵列FPGA实现，所述FPGA包括一错误机制产生模块，所述错误机制产生模块为一包含协议要求的错误注入信号的查找表；

所述逻辑故障注入组件包括依次连接在所述FPGA的输出端与UUT之间的收发器、第一变压器；所述FPGA在所述第一控制组件的控制下产生错误的逻辑数据，通过所述收发器和所述第一变压器后，加载到1553总线连接组件，发给UUT；

所述模拟故障注入组件包括依次连接在所述FPGA的输出端与UUT之间的数模转换器DAC、第一线驱动器、第二变压器；所述FPGA在所述第一控制组件的控制下产生错误的模拟数据，通过所述DAC、所述第一线驱动器和所述第二变压器后，加载到1553总线连接组件，发给UUT。

5.如权利要求4所述的测试平台，其特征在于，所述错误的逻辑数据包括奇偶错误、字长错误、双向编码错、同步头错误、消息长度错误、数据字连续错误。

6.如权利要求4所述的测试平台，其特征在于，所述错误的模拟数据包括幅值、过零稳定度、上升时间、下降时间、过冲，输出对称性、输出隔离度。

7.如权利要求4所述的测试平台，其特征在于，所述FPGA的反馈端与UUT之间依次连接有模数转换器ADC、第二线驱动器、第三变压器；UUT的波形经过所述第三变压器、第二线驱动器作用后被所述ADC采样并反馈至所述FPGA，由所述FPGA译码后输出至所述第一控制组件进行分析并最终由所述显示屏输出测试结果。

8.如权利要求2所述的测试平台，其特征在于，UUT与所述第一控制组件之间连接有示波器，所述第一控制组件对示波器采集的信号进行分析并最终由所述显示屏输出测试结果。

9.如权利要求2所述的测试平台，其特征在于，所述第一控制组件具有一串口电路，第一控制组件通过所述串口电路与UUT连接通信，确认UUT的寄存器状态。

10.如权利要求1所述的测试平台，其特征在于，测试组件包括：

电阻网络MUX，与1553总线连接组件和变压器连接，是由多路复用电阻网络组成，用于根据测试内容的不同而切换不同的电阻网络，在测试前由第一控制组件通知第二控制组件进行切换；

变压器，连接在电阻网络MUX与UUT之间，用于放大信号；

第二控制组件，通过串口与所述第一控制组件连接，接收第一控制组件发来的命令，进行解释后对所述UUT读写，并将结果反馈给第一控制组件，同时还负责对电阻网络MUX的切换控制。