[发明专利]晶片级模封接合结构及其制造方法

说明书

技术领域

本发明涉及一种晶片级模封接合结构及其制造方法。

背景技术

利用三维(Three Dimension，3D)集成电路(IC)整合技术提供高密度芯片构装技术并达成高效率及低耗能，为了目前最有希望解决未来大型芯片运作的方案之一。尤其在中央处理器(CPU)、快取存储器、以及存储卡应用中的快闪存储器(Flash)与控制器(Controller)间数据的传输上，更能突显硅芯片穿孔内部互连(through-silicon-via，TSV)的短距离内部接合路径所带来的效能优势。

因此，在强调多功能、小尺寸的可携式电子产品领域，如固态硬叠(SolidState Disk，SSD)和动态随机存取存储器(DRAM)等等新设计的堆叠结构，除可强化应用所强调的高速效能表现，也可对芯片功耗的部分有所助益。在同样的输入/输出(I/O)数目下，可以降低驱动所需的功耗，同步解决容量、效能与I/O提高的需求。此外，3D芯片的小型化特性更是市场导入的首要因素，现今3D芯片整合技术的主轴技术包含硅芯片穿孔内部互连(Through-silicon-via，TSV)、微凸块(Micro Bump)接点制作、晶片薄化(WaferThinning)、对准(Alignment)、接合(Bonding)及点胶制作工艺的建立。

由于晶片/晶片对接技术(wafer-on-wafer，WOW)仍有芯片合格率(knowngood dies，KGD)不足的问题，导致整体构装的合格率无法改善。因此，采用芯片/芯片接合技术(Chip-to-Chip，COC)及芯片/晶片接合技术(Chip-to-Wafer，COW)以解决此问题，如何在COC及COW制作工艺技术上大量的组装并堆叠KGDs，确认接点合格率及降低成本将是考虑的因素。

在目前3D芯片整合技术中，目前堆叠技术朝向10微米(Micrometer，μm)级的间距(Pitch)，以及50微米(μm)厚度以下等级的薄型芯片，为了提高产能与合格率，接合技术也由芯片/芯片接合技术(COC)逐渐转向芯片/晶片接合(COW)构装技术，唯如何提高接合合格率及降低成本的结构仍属重要议题。

如图1所示，其为现有一种使用底胶填充的芯片/晶片接合(COW)构装技术的结构示意图。晶片120位于载体(Carrier)100上，并具有一缓冲层110位于其间。而多个具有堆叠的芯片结构112包含三层芯片130、140与150堆叠，并与晶片120通过铜凸块(Cu Bump)或是铜/锡银微凸块(Cu/SnAgMicro Bump)电接合。而后进行底胶(Underfill)填充和模封(Molding)制作工艺，完成底胶(Underfill)层160与模封(Molding)层170。由于堆叠技术朝向10微米(μm)级的间距(Pitch)以及50微米(μm)厚度以下等级的薄型芯片，造成在进行底胶填充后，会产生溢胶的问题，影响芯片/晶片接合(COW)构装技术的合格率。

由于必须采用堆叠(Stacking)、填充底胶以及模封(Molding)三个步骤，在制作工艺上需要花费较多的时间，增加制造的成本。而底胶填充和模封制作工艺需要使用不同的材料，也使成本上增加。另外，由于采用这样堆叠的芯片结构，是通过金属熔接(Metal Joint)以电连接，在热膨胀的不一致(ThermalExpansion Mismatch)，也会造成合格率上的问题。

如图2所示，为现有另一种使用非流动性底胶(Non-flow Underfill，NFU)制作工艺的芯片/晶片接合(COW)构装技术的结构示意图。晶片220位于载体(Carrier)200上，并具有一缓冲层210位于其间。多个具有堆叠的芯片结构222包含三层芯片230、240与250。此三层芯片230、240与250在完成堆叠结构之前，预先粘贴一层非流动性底胶(NFU)232、242、252，并与晶片220通过铜凸块(Cu Bump)或是铜/锡银微凸块(Cu/SnAg Micro Bump)电接合。而后进行模封(Molding)制作工艺，完成模封(Molding)层270。

由于必须采用NFU制作工艺在芯片上粘贴NFU材料，而后进行堆叠(Stacking)以及模封(Molding)等三个步骤，在制作工艺上需要花费较多的时间，增加制造的成本。而非流动性底胶(NFU)的粘贴与模封制作工艺需要使用不同的材料，也使成本上增加。另外，由于采用这样堆叠的芯片结构，是通过金属熔接(Metal Joint)以电连接，在热膨胀的不一致，也会造成合格率上的问题。

发明内容