[发明专利]电子电路、电子装置和数字信号处理方法

说明书

技术领域

本发明涉及电子电路、电子装置和数字信号处理方法。更具体地，本发明涉及在本地生成和使用多相定时信号。

背景技术

日本专利特开No.2007-215213(下文，专利文献1)提出了一种将多相时钟提供至数字信号处理器的机制，其中该多相时钟由具有相互不同相位的多个时钟信号构成，并具有低触发(toggle)频率，从而在抑制功耗的情况下实现高速处理。

发明内容

本地定时电路接收基准定时信号，并生成多相定时信号以用于输出到数字信号处理电路。

电子电路的示例实施方式包括：数字信号处理电路和本地定时电路。所述本地定时电路本地连接至数字信号处理电路，并被配置为接收基准定时信号，生成对应于基准定时信号的多相定时信号，并将多相定时信号输出至数字信号处理电路。

所述基准定时信号可包含锁相脉冲信号。所述本地定时电路接收用于控制多相定时信号的各个分量相对于锁相脉冲信号的差分延迟的控制信号。

所述本地定时电路可包含多个延迟元件，其接收所述控制信号，并产生所述多相时钟信号的各个分量的差分延迟。所述多个延迟元件可被配置为与基准定时电路(从所述基准定时电路接收控制信号)的延迟元件相匹配。

本发明可以以各种各样的方式实施，包括电子电路、电子装置、处理、计算机系统等。

附图说明

图1A～1E是用于说明定时生成电路的基本配置的图；

图2是用于说明根据本发明第一实施方式的定时生成电路的图；

图3是用于说明第一实施方式的高速信号处理器的配置示例的图；

图4是用于说明第一实施方式的定时生成电路的操作的时序图；

图5是用于说明根据本发明第二实施方式的定时生成电路的图；

图6是用于说明根据本发明第三实施方式的定时生成电路的图；

图7是用于说明根据本发明第四实施方式(第一示例)的定时生成电路的图；

图8是用于说明根据第四实施方式(第二示例)的定时生成电路的图；

图9是用于说明根据第四实施方式(第三示例)的定时生成电路的图；

图10是用于说明根据第四实施方式(第四示例)的定时生成电路的图；

图11是用于说明根据本发明第五实施方式的定时生成电路的图；

图12是用于说明第五实施方式的定时生成电路的操作的时序图；

图13是用于说明根据本发明第六实施方式的高速信号处理器的配置示例的图；

图14是用于说明第六实施方式的定时生成电路的操作的时序图；以及

图15是用于说明作为应用了针对第一到第六实施方式所述的定时生成电路的电子装置的一个示例的固态成像器件的图。

具体实施方式

下面参照附图，详细描述本发明的实施方式。

首先要注意的是，专利文献1的机制涉及需要通过多相时钟发生器生成多个时钟信号，作为用作数字信号处理器中操作的基础的时钟信号，并将时钟信号分发给各个数字信号处理器。

为了以正确维持各时钟信号之中的各自相位关系的方式将多相时钟分发给需要执行高速操作的各个数字信号处理器，关于电路设计、布局等的实施方案变得复杂，并且调整工作花费很长时间。结果，引起了诸如各个时钟信号之中的相位变化和抖动之类的特性恶化，并且例如出现时钟分布的布局面积的增大。从而难以取得电路速度提升和功耗降低的效果。

本发明提供了这样的机制：其能够以正确维持各时钟信号之中的各自相位关系的方式，将多相时钟分发给需要执行高速操作的各个数字信号处理器。

这里所述的示例实施方式允许信号处理器和多相时钟发生器彼此靠近地布置，由此消除了对于穿过长距离将多相时钟发送至信号处理器的必要。

可以以正确维持各时钟信号之中的各自相位关系的方式将多相时钟发送到需要执行高速操作的信号处理器。通过将具有低触发频率的多相时钟提供至信号处理器，可以在抑制总功耗的情况下，在各个信号处理器中实现高速处理。

描述的顺序如下：

1.基本配置(第一示例至第五示例)

2.第一实施方式(通过PLL的基准定时生成、通过环形缓冲器的多相定时信号的再现、通过PLL输出的相位对准、高速处理是并串转换)

3.第二实施方式(通过PLL的基准定时生成、通过环形缓冲器的多相定时信号的再现、通过外部基准时钟的相位对准、高速处理是并串转换)

4.第三实施方式(通过PLL的基准定时生成、通过延迟线的多相定时信号的再现、通过PLL输出的相位对准、高速处理是并串转换)