[发明专利]集成电路元件及其形成方法

说明书

技术领域

本发明涉及集成电路，且特别涉及包含中介层(interposers)的三维集成电路(three-dimensional integrated circuits，3DICs)及其形成方法。

背景技术

自从集成电路的发明起，半导体工业已经历持续的快速成长，这是由于各种电子元件(即，晶体管、二极管、电阻元件、电容元件等)的整合密度的持续增进。占最大原因地，此整合密度的增进来自于最小特征尺寸(minimum feature size)的一再缩小化，其允许了更多元件整合至所给予的芯片面积中。

这些整合增进实际上为实质二维的，其中所整合的元件所占的体积实质于半导体晶片的表面上。虽然，微影工艺的显著的增进已于二维集成电路制作中造成相当大的进步，但在二维中所能达到的密度有着物理限制。这些限制其中之一为制造这些元件所需的最小尺寸。并且，当更多的元件放进一芯片中时，需要更多复杂的设计。另一附加限制是因为随着元件数目的增加，元件间的内连线的数目与长度随的而显著增加。当内连线的长度与数目增加时，电路的电阻电容延迟(RC delay)与功率损耗(power consumption)也都增加。

因而形成了三维集成电路(3DICs)，其中可堆叠两芯片，其于其中一芯片中形成有穿硅导电结构(through-silicon vias，TSVs)以将另一芯片连接至封装基板。穿硅导电结构常常在前端工艺(front-end-of-line，FEOL)(其中形成了元件，例如，晶体管)之后形成，且还可能在后端工艺(back-end-of-line，BEOL)(其中形成了内连线结构)之后形成。这可能造成已形成的芯片的合格率损失。再者，既然穿硅导电结构是在集成电路形成之后才形成，制造的流程时间也会拉长。

发明内容

为克服上述现有技术的缺陷，本发明一实施例提供一种集成电路元件，包括：一中介层，大抵不具有集成电路元件，其中该中介层包括：一基底，具有一第一侧及相反于该第一侧的一第二侧；多个穿基底导电结构，位于该基底之中；一第一内连线结构，位于该基底的该第一侧上，且电性耦接至至少一所述多个穿基底导电结构；以及一第二内连线结构，位于该基底的该第二侧上，且电性耦接至至少一所述多个穿基底导电结构；一第一芯片，接合于该第一内连线结构之上；以及一第二芯片，接合于该第二内连线结构之上。

本发明一实施例提供一种集成电路元件，包括：一中介层，大抵不具有集成电路元件，其中该中介层包括：一基底，具有一第一侧及相反于该第一侧的一第二侧；多个穿基底导电结构，位于该基底之中；一第一内连线结构，位于该基底的该第一侧上，且电性耦接至至少一所述多个穿基底导电结构；以及一开口，位于该基底之中，且邻接至少一所述多个穿基底导电结构；一第一芯片，接合于该第一内连线结构之上；以及一第二芯片，形成于该开口之中，且接合至该第一内连线结构之上。

本发明一实施例提供一种集成电路元件的形成方法，包括：提供一硅基底，大抵不具有集成电路元件；形成一穿基底导电结构，自该硅基底的一前侧穿过该硅基底至一预定深度；于该硅基底的该前侧上形成一第一内连线结构，其中该第一内连线结构包括至少一介电层及位于该至少一介电层中的金属结构；将一第一芯片接合至该第一内连线结构上；自该硅基底的一背侧移除该硅基底以使该穿基底导电结构的一端露出；于该硅基底的该背侧上形成一第二内连线结构，且该第二内连线结构电性耦接至该穿基底导电结构的该端；形成一开口，穿过该第二内连线结构及该硅基底，并到达该第一内连线结构的一表面；以及将一第二芯片接合至该开口中的该第一内连线结构的该表面上。

本发明的实施例可避免因为于芯片中形成穿基底导电结构时所可能造成的合格率损失。再者，因为中介层晶片及相应的穿基底导电结构可形成于芯片已形成的时候，所以流程时间可减少。

也揭示其他实施例。

附图说明

图1A-图1I显示根据本发明实施例制造三维集成电路的工艺剖面图，其中芯片接合于中介层的两侧上。

图2A-图2D显示根据本发明实施例制造三维集成电路的工艺剖面图，其中使用封装化合物以形成用以形成更多大凸块的平坦表面。

图3A-图3C显示根据本发明实施例制造三维集成电路的工艺剖面图，其中使用虚置硅晶片以形成用以形成更多大凸块的平坦表面。

图4A-图4E显示根据本发明实施例制造三维集成电路的工艺剖面图，其中一芯片位于中介层的开口之中。

图5A-图5D显示根据本发明实施例制造三维集成电路的工艺剖面图，其中中介层中的穿基底导电结构具有不同的长度。