[发明专利]半导体结构及其制备方法

说明书

技术领域

本发明涉及一种半导体结构，具体涉及保护环的结构，属于半导体技术领域。 

背景技术

现代高压功率半导体器件由于其工作频率高、开关速度快、控制效率高而得到越来越广泛的应用，但是由于半导体工艺采用平面型终端结构，结的深度较浅、结边缘弯曲使得耐压降低、稳定性差，器件容易被破坏。为了提高器件耐压及耐压稳定性，通常在器件边界处采取措施即终端保护技术来减小表面电场强度，提高功率器件PN结的击穿电压。 

常用的终端结构有以下几种：场板(Field Plate，FP)、场限环(FieldLimiting Ring，FLR)、结终端扩展(Junction Termination Extention，JTE)和横向变掺杂(Variation of Lateral Doping，VLD)。其中，FP与FLR适用于电流垂直流向的器件，使之具有大的电流处理能力和大的电流增益，二者结合使用时刻有效抑制主结边缘曲率效应引起的电场集中，从而提供耐压，并且与低压集成电路工艺兼容。 

图1为平面型器件常用的场限环结构示意图。如图1所示，在具有第一半导体类型的半导体衬底101上生长一层外延层102；在外延层102表面形成具有第二半导体类型的1个主结103与多个场限环结104，主结103与场 限环结104表面具有掺杂区105，掺杂区105具有相同的扩散深度与掺杂浓度，在工艺上主结103与场限环结104在同一时间完成扩散；在主结103与场限环结104的表面依次沉积氧化层106与场板107，并且场板107、氧化层106与外延层102构成了MIS结构；当给主结103加反偏电压时，主结103的耗尽区也随之增大，向外扩展，MIS结构也处于耗尽状态，当电压增大到主结的雪崩击穿电压之前，主结103的耗尽区与场限环结104的耗尽区汇合，二者处于穿通状态，此时场限环结104起到分压的作用。 

在场限环结构中，需要严格控制掺杂区的掺杂浓度与扩散深度、以及主结与场限环结之间或相邻场限环结之间的间距、场板的长度、氧化层的厚度等，因此会给结构设计、模拟仿真带来困难。 

发明内容

本发明要解决的技术问题是提供一种半导体结构，提高PN结的击穿电压，从而改善整个PN结的击穿电压，提高整个器件的性能，且结构与工艺步骤简单。 

为解决上述技术问题，本发明提供的半导体结构包括：具有第一半导体类型的半导体衬底；覆盖半导体衬底表面的外延层；位于外延层内的具有第二半导体类型的第一扩散区；在第一扩散区表面的氧化层，且其表面与外延层表面基本持平；位于外延层表面的多晶硅层，且覆盖部分氧化层表面、部分外延层表面及暴露出的第一扩散区表面；以及位于暴露出的氧化层表面、暴露出的外延层表面与多晶硅层表面的绝缘层。 

本发明提供的半导体结构中，多晶硅层覆盖部分外延层表面、全部第一扩散区表面与部分氧化层表面，且多晶硅层覆盖氧化层表面的尺寸D2为30 微米至50微米。多晶硅层覆盖第一扩散区表面及部分外延层表面的尺寸D1为5微米至10微米。 

本发明提供的半导体结构中，第一扩散区通过扩散或低能离子注入并高温推进形成，其掺杂浓度为2E11cm^-3至3E11cm^-3，其深度为5微米至10微米。氧化层通过热氧化形成，其介质材料为二氧化硅，其氧化层的厚度为2微米至3微米。多晶硅层通过化学气相淀积方法沉积，其厚度为0.4微米至0.8微米。绝缘层采用热氧化生长方法形成，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物、正硅酸乙酯TEOS中的任意一种，其厚度为1..5微米至2.5微米。 

作为较佳技术方案，第一半导体类型为N型，第二半导体类型为P型。 

作为可选技术方案，第一半导体类型为P型，第二半导体类型为N型。 

本发明还提供了一种上述半导体结构的制备方法，用以提高PN结表面的击穿电压，从而提高整个PN结的击穿电压，提高器件的耐用性，从而提高器件性能，其步骤包括： 

(1)提供半导体衬底，并在半导体衬底表面生长外延层； 

(2)在外延层内掺杂形成第一掺杂区； 

(3)在第一掺杂区表面生长氧化层； 

(4)在外延层表面沉积多晶硅层，且多晶硅层覆盖第一掺杂区表面、部分氧化层表面以及部分外延层表面； 

(5)在暴露出的氧化层表面、暴露出的外延层表面及多晶硅层表面沉积一绝缘层。