[发明专利]半导体存储装置

说明书

相关申请的交叉引用

本申请要求2010年10月29日在韩国知识产权局提交的韩国申请No.10-2010-0107056的优先权，其全部内容通过引用合并在本文中。

技术领域

本申请涉及半导体集成电路，更具体而言涉及半导体存储装置。

背景技术

半导体存储装置从外部接收数据、储存数据并输出所储存的数据。这样的半导体存储装置从外部接收数据和数据选通信号、锁存从外部输入的数据并储存所锁存的数据。

图1是说明典型的半导体存储装置的结构图。参见图1，典型的半导体存储装置包括第一延迟单元10、第二延迟单元20、数据输入使能信号发生单元30、锁存控制信号发生单元40和数据锁存单元50。

第一延迟单元10将从外部输入的数据DATA延迟以产生延迟数据DATA_d。

第二延迟单元20将从外部输入的数据选通信号DQS延迟以产生延迟数据选通信号DQS_d。

数据输入使能信号发生单元30产生在CAS写入信号CASWT被激活时被激活的数据选通使能信号DQS_en，所述CAS写入信号CASWT是在接收写入命令时所产生的。数据输入使能信号发生单元30在CAS写入潜伏时间信号CASWT+4被激活时将数据选通使能信号DQS_en去激活，所述CAS写入潜伏时间信号CASWT+4是在接收写入命令后经过预先设定的写入潜伏时间之后被激活的。

锁存控制信号发生单元40在数据选通使能信号DQS_en的使能时间段期间将延迟数据选通信号DQS_d输出作为锁存控制信号latch_ctrl。

数据锁存单元50响应于锁存控制信号latch_ctrl来锁存延迟数据DATA_d，并将锁存的数据DATA_latch提供到半导体存储装置。这时，第一延迟单元10的延迟时间应当与第二延迟单元20的延迟时间基本上相等。

下面将参照图2详细描述如上述配置的典型的半导体存储装置的操作。

当写入命令WT输入到半导体存储装置时，CAS写入信号CASWT被激活。当输入写入命令WT之后经过时钟CLK的两个周期时，对写入潜伏时间WL进行计数。图2图示了写入潜伏时间为4的实例。参见图2，CAS写入潜伏时间信号CASWT+4应当在写入潜伏时间为4的时间点WL+4处被激活，但是CAS写入潜伏时间信号CASWT+4由于内部延迟的缘故而从时间点WL+4起经过延迟时间A之后才被激活。

半导体存储装置将数据选通信号DQS延迟基本上等于延迟时间A的延迟时间，以产生延迟数据选通信号DQS_d。

数据选通使能信号DQS_en在CAS写入信号CASWT被激活时被激活，而在CAS写入潜伏时间信号CASWT+4被激活时被去激活。

半导体存储装置在数据选通使能信号DQS_en的使能时间段期间，输出延迟的数据选通信号DQS_d作为锁存控制信号latch_ctrl。

参见图1，第二延迟单元20具有延迟时间A。由于数据选通信号DQS具有延迟时间A，因此输入到数据锁存单元50的延迟数据DATA_d也应在经过延迟时间A之后被输入到数据锁存单元50。因此，第一延迟单元10被设计成具有与第二延迟单元20基本上相等的延迟时间。

数据选通信号DQS以与时钟CLK相同的相位被触发，或者具有高阻抗状态high-z(低电平与高电平之间的中间电平)。如果数据选通信号DQS被触发并进入高阻抗状态，则可能出现电压电平不稳定地升高或降低的振铃(ring back)现象。由于振铃现象可能会导致半导体存储装置中的严重的数据错误，因此设计为通过将数据选通信号DQS延迟所述延迟时间A来产生锁存控制信号latch_ctrl。

然而，由于典型的半导体存储装置利用第一延迟单元10和第二延迟单元20锁存数据DATA，因此降低了半导体存储装置的数据储存速度，由于延迟逻辑的加入而降低了面积效率，并且还增加了功耗。

发明内容

本文描述一种能够在不降低数据储存速度的情况下提高面积效率且降低功耗的半导体存储装置。