[发明专利]非易失性存储器件、其编程方法以及包括其的存储系统

说明书

技术领域

本公开内容涉及半导体存储器，更具体地，涉及三维(3D)非易失性存储器件、其编程方法以及包括该非易失性存储器件的存储系统。

背景技术

半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料实现的存储器件。半导体存储器件大致分为易失性存储器件和非易失性存储器件。

易失性存储器件是其中存储的数据在电源切断时被擦除的存储器件。作为易失性存储器件，有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。易失性存储器件是即使电源切断也保持存储的数据的存储器件。作为非易失性存储器件，有只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器件、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻性随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪速存储器件大致分类为NOR(或非)型和NAND(与非)型。

发明内容

本公开内容提供可靠性提高的非易失性存储器件、其编程方法以及包括该非易失性存储器件的存储系统。

本发明构思的实施例提供一种非易失性存储器件的编程方法，该非易失性存储器件包括衬底以及在与衬底交叉的方向上堆叠的多个存储单元，所述方法包括：向被选位线施加第一电压；向未选位线施加第二电压；向被选串选择线施加第三电压；向未选串选择线施加第四电压；以及向多个字线施加编程操作电压，其中，所述第一到第三电压是正电压。

在一些实施例中，所述第一电压可以具有比所述第二电压低的电平，所述第三电压可以具有比所述第四电压低的电平，并且所述第四电压可以具有比所述第一电压低的电平。

在其他实施例中，所述第二电压可以是电源电压。

在其他实施例中，所述被选位线可以对应于将被编程的存储单元。

在其他实施例中，所述未选位线可以对应于禁止编程的存储单元。

在其他实施例中，多个存储单元的组可以分别构成(configure)NAND串，并且施加编程操作电压可以包括向共用被选位线的多个NAND串以及共用未选位线的多个NAND串施加编程操作电压。

在其他实施例中，所述第三电压可以是电源电压。

在其他实施例中，所述多个字线中连接到设置在距衬底相同高度的存储单元的部分线可以共同连接，并且所述编程操作电压可以施加到所述共同连接的部分线。

在其他实施例中，所述第四电压可以是正电压。

在其他实施例中，所述第四电压可以具有比所述第三电压低的电平。

在其他实施例中，所述第一电压可以具有比所述第二电压低的电平。

在其他实施例中，所述第一电压可以具有与所述第四电压的电平相同的电平。

在其他实施例中，所述编程方法还可以包括向未选串选择线施加第四电压，以及向未选串选择线施加地电压。

在其他实施例中，所述地电压可以被施加到未选串选择线，并且所述编程操作电压可以被施加到所述字线。

在其他实施例中，所述第四电压可以具有与所述第三电压的电平相同的电平。

在其他实施例中，所述编程方法还可以包括，当所述第四电压被施加到所述未选串选择线时，向所述被选位线施加具有低于所述第一电压的电平的第五电压。

在其他实施例中，所述第五电压可以具有正电平。

在其他实施例中，所述第一正电压可以具有与所述第二正电压的电平相同的电平。

在其他实施例中，所述第一正电压可以具有比所述第三正电压的电平低的电平。

在其他实施例中，在施加编程操作电压的同时，被选存储单元的沟道电压可以被形成为正电压。

在本发明构思的其他实施例中，一种非易失性存储器件包括：存储单元阵列，其包括衬底和在与衬底交叉的方向上堆叠的多个存储单元；以及读写电路，其通过位线连接到存储单元阵列，其中，在编程操作中，所述读写电路向与将被编程的存储单元对应的位线施加正电压。

在一些实施例中，在编程操作中，所述读写电路可以向对应于禁止编程的存储单元的位线施加第二正电压。

在其他实施例中，所述正电压可以具有比所述第二正电压低的电平。

在其他实施例中，所述多个存储单元的组可以分别构成NAND串，所述位线可以分别连接到所述NAND串中的至少两个NAND串，并且所述非易失性存储器件还可以包括译码器，其在编程操作中向连接到至少两个NAND串的字线传送编程操作电压。