[发明专利]一种产生DRAM内部写时钟的电路有效
| 申请号： | 201110042131.2 | 申请日： | 2011-02-21 |
| 公开（公告）号： | CN102081965A | 公开（公告）日： | 2011-06-01 |
| 发明（设计）人： | 王嵩 | 申请（专利权）人： | 西安华芯半导体有限公司 |
| 主分类号： | G11C11/4063 | 分类号： | G11C11/4063 |
| 代理公司： | 西安西交通盛知识产权代理有限责任公司 61217 | 代理人： | 黄瑞华 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | 一种 产生 dram 内部 时钟 电路 | ||
【权利要求书】：
1.一种产生DRAM内部写时钟的电路，其特征在于：包括时钟信号线(CLK)、延时锁相电路(DLL)、读写控制器、离线驱动调整器(OCD)和锁存器(DQ Latch)；所述时钟信号线(CLK)、延时锁相电路(DLL)、离线驱动调整器(OCD)和锁存器(DQ Latch)依次电性连接，所述读写控制器连接延时锁相电路(DLL)和离线驱动调整器(OCD)。
2.如权利要求1所述一种产生DRAM内部写时钟的电路，其特征在于：所述电路还包括第一接收放大器(1)，所述第一接收放大器(1)电性连接所述时钟信号线(CLK)和延时锁相电路(DLL)。
3.如权利要求1所述一种产生DRAM内部写时钟的电路，其特征在于：所述电路还包括第二接收放大器(2)，所述第二接收放大器(2)连接所述离线驱动调整器(OCD)和锁存器(DQ Latch)。
4.如权利要求1所述一种产生DRAM内部写时钟的电路，其特征在于：所述电路还包括第三接收放大器(3)和数据总线(DQ)，所述数据总线(DQ)、第三接收放大器(3)和锁存器(DQ Latch)依次连接。
5.如权利要求1至4中任一项所述一种产生DRAM内部写时钟的电路，其特征在于：所述读写控制器为控制所述离线驱动调整器(OCD)开、关的控制器。
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