[发明专利]存储器装置

说明书

技术领域

本发明涉及对数据进行串行输出的串行接口方式的存储器装置。

背景技术

一般，在串行接口方式的存储器装置中，与外部时钟同步地，与外部时钟的上升沿同步地串行输入地址信号。并且，若地址信号的最终位与外部时钟的上升沿同步地被输入，则通过读出放大器读出由该地址信号所决定的地址的数据，与该外部时钟的下降沿同步地，从顶端位起依次串行输出存储在存储器单元阵列中的数据。例如，在数据宽度为8位的存储器装置中，串行输出8位的数据。

但是，在串行接口方式的存储器装置中，在其规格上，从地址信号的最终位的确定开始到数据输出开始为止，必须在1/2时钟的期间内读出顶端位的数据，读出的高速化存在界限。

因此，存在如下的方法：在输入了最终位的前一个位的地址信号的时刻，预读成为候补的两个地址量的数据。然后，在确定了地址信号的最终位之后，从预读的两个地址量的数据中输出与最终确定的地址对应的数据。此时，为了预读成为候补的两个地址量的数据，与该两个地址量对应地设置了读出放大器(例如，参照专利文献1)。

【专利文献1】JP特表2002-515628号公报

但是，在以往的串行接口方式的存储器装置中，由于增设了作为预读的地址量的读出放大器，所以电路的规模变大，存在半导体芯片的尺寸增大的问题。

发明内容

因此，本发明的存储器装置的特征在于，包括：存储器单元阵列，其存储数据；地址译码器，其根据与时钟同步地串行输入的地址信号，选择存储器单元阵列的地址；多个读出电路，与数据的各位对应地一个一个设置；以及移位寄存器，其与时钟同步地，从顶端位起依次串行输出从多个读出电路读出的数据，地址译码器通过在确定地址信号的全部位之前，将顶端位的多个候补数据分别输入到该候补数据的个数量的读出电路，从而开始多个候补数据的读出。

根据本发明，在串行接口方式的存储器装置中，能够抑制电路规模的增加的同时实现数据读出动作的高速化。

附图说明

图1是表示本发明的第一实施方式的EEPROM的结构的图。

图2是说明本发明的第一实施方式的EEPROM的动作的图。

图3是说明本发明的第一实施方式的EEPROM的动作的时序图。

图4是表示分裂栅(split gate)型的存储器单元的剖视图。

图5是表示读出放大器的结构的图。

图6是说明读出放大器的动作例子的信号波形图。

图7是说明读出放大器的动作例子的时序图。

图8是表示本发明的第二实施方式的EEPROM的结构的图。

图9是说明本发明的第二实施方式的EEPROM的动作的时序图。

图中：10、10A-存储器单元区域；11-行地址译码器；12-列地址译码器；13、13a～13d、14-选择器；15-移位寄存器；21-预充电部；22-读出部；22A-预读出放大器；22B-主读出放大器；100、100A-EEPROM；101-半导体基板；105-栅极绝缘膜；109-浮动栅(floatinggate)；109a-突起部；110-隧道绝缘膜；112-控制栅(control gate)；113-漏极区域；114-源极区域；115-沟道区域；MB0～MB5、MIX0～MIX3-存储器模块；SA0～SA5、SA_M0～SA_M3-读出放大器；MC0、MC1-存储器单元；BL0、BL1-位线；WL-字线；SL-电源(source)线。

具体实施方式

【第一实施方式】

基于附图说明本发明的第一实施方式的串行接口方式的EEPROM(Electric ally Erasable PROM，电可擦除只读存储器)100。

【EEPROM100的结构】

基于附图1说明EEPROM100的整体的结构。EEPROM100包括存储器单元阵列10、行地址译码器11、列地址译码器12、8个数据读出用的读出放大器SA0～SA5、SA_M0、SA_M1、选择器13、14以及移位寄存器15而构成。列地址译码器12由第一列地址译码器12a、第二列地址译码器12b构成。

EEPROM100具有8位数据宽度。与8位数据宽度对应地，存储器单元阵列10包括与8位数据IO7～IO0对应的8个存储器模块MB0～MB5、MIX0、MIX1。数据IO7～IO0是以IO7→IO6→IO5→IO4→IO3→IO2→IO1→IO0的顺序被串行输出的数据。此时，最高位的数据IO7成为顶端位的数据。