[发明专利]4输入查找表、FPGA逻辑单元和FPGA逻辑块

权利要求书

1.一种4输入查找表LUT4，其特征在于，该LUT4包括：两个3输入查找表LUT3和四个2选1多路复用器，该两个LUT3为C-LUT3和S-LUT3，该四个2选1多路复用器为FMUX，CMUX，SMUX和F4MUX；

数据输入端口A0，A1，以及A2(0)经过CMUX选择后的输出分别进入C-LUT3的三个输入端口；

数据输入端口A0，A1(0)与A3(1)经过SMUX选择后的输出，以及A2(0)经过CMUX选择后的输出分别进入S-LUT3的三个输入端口；

数据输入端口A3(1)与逻辑‘0’经过FMUX选择后的输出进入F4MUX的控制端口，S-LUT3的输出(0)经过F4MUX选择后从该LUT4的输出端口F4输出；

所述LUT4中，Fmux，Smux和Cmux分别为所述FMUX，SMUX和CMUX的控制位。

2.根据权利要求1所述的4输入查找表，其特征在于，

所述A2(0)经过CMUX选择后的输出分别进入C-LUT3的三个输入端口之一为：A2(0)与CI(1)经过CMUX选择后的输出分别进入所述C-LUT3的所述三个输入端口之一；

所述A2(0)经过CMUX选择后的输出分别进入S-LUT3的三个输入端口之一为：A2(0)与CI(1)经过CMUX选择后的输出分别进入所述S-LUT3的所述三个输入端口之一；

所述S-LUT3的输出(0)经过F4MUX选择后从该LUT4的输出端口F4输出为：C-LUT3的输出CO(1)和S-LUT3的输出(0)经过F4MUX选择后从所述LUT4的输出端口F4输出。

3.根据权利要求2所述的LUT4，其特征在于，对于所述LUT4，根据控制位Fmux，Smux和Cmux的不同组合，配置所述LUT4的工作模式：

当所述Smux＝0，Cmux＝0，Fmux＝1时，其工作模式为LUT4；或

当所述Smux＝0，Cmux＝1，Fmux＝0时，其工作模式为进位链；或

当所述Smux＝0，Cmux＝0，Fmux＝0时，其工作模式为进位链头；或

当所述Smux＝1，Cmux＝0，Fmux＝0时，其工作模式为乘法器。

4.一种现场可编程门阵列FPGA逻辑单元，其特征在于，该FPGA逻辑单元包括权利要求2所述的LUT4、D型触发器和四个2选1多路复用器BMUX、F5MUX、DMUX0和DMUX1；

所述D型触发器包括：数据输入端口D、数据输出端口XQ、控制输入端口CE和SR、时钟输入端口CK、全局置位复位端口GSR；

所述FPGA逻辑单元的输入端口包括：所述4输入LUT的数据输入端口A0，A1，A2，A3和数据输入端口B，F5I；所述FPGA逻辑单元的输出端口包括：所述4输入LUT的数据输出端口F4和数据输出端口XB、XF、XQ；

其中，数据输入端口B(1)和C-LUT3的输出端口CO(0)经过BMUX后输出XB；数据输入端口F5I(1)和LUT4的输出端口F4(0)经过F5MUX后的输出进入DMUX1的1输入端口，F4进入DMUX1的0输入端口，DMUX1的输出为XF；XF(1)和B(0)经过DMUX0选择后输出进入D型触发器的数据输入端口D，所述D型触发器的输出端口作为所述FPGA逻辑单元的数据输出端口XQ；

Bmux，Dmux1和Dmux0分别为B5MUX，DMUX1和DMUX0的控制位。

5.根据权利要求4所述的FPGA逻辑单元，其特征在于，

所述CI作为所述FPGA逻辑单元的专用进位链输入端口；所述CO作为所述FPGA逻辑单元的专用进位链输出端口。

6.根据权利要求4所述的FPGA逻辑单元，其特征在于，所述Fmux，Smux，Cmux，Bmux，Dmux1和Dmux0均为5管存储单元。