[发明专利]控制引脚供电的模拟开关有效

专利信息
申请号: 201110047183.9 申请日: 2011-02-24
公开(公告)号: CN102170283A 公开(公告)日: 2011-08-31
发明(设计)人: 埃瑞克·梅尔 申请(专利权)人: 飞兆半导体公司
主分类号: H03K17/687 分类号: H03K17/687
代理公司: 中科专利商标代理有限责任公司 11021 代理人: 王波波
地址: 美国*** 国省代码: 美国;US
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摘要:
搜索关键词: 控制 引脚 供电 模拟 开关
【说明书】:

技术领域

发明涉及模拟开关,具体涉及控制引脚供电的模拟开关。

背景技术

模拟开关常用于电子电路设计。模拟开关用于将模拟信号传输到电路路径或阻止模拟信号被传输到电路路径。随着电子器件的功能越来越多,减小模拟开关的尺寸具有很多好处。

发明内容

本发明总地涉及电子开关及其实现方法。装置可以包括:至少一个输入连接,至少一个输出连接,至少一个控制连接,以及耦合到输入连接、输出连接和控制连接的至少一个开关电路。当开关电路被在控制连接处接收的控制信号激活时,开关电路可以将在输入处接收的信号传送到输出。可以经由控制连接对开关电路供电。

本部分意在提供对本发明主题的概述。其并不意在提供对本发明的排他性或穷尽性说明。本文将通过详细的说明以提供有关本发明的进一步信息。

附图说明

附图不一定按照比例绘制,不同附图中类似的标记可以描述相似的组件。具有不同字母后缀的类似标记可以表示相似组件的不同实例。附图以示例而非限制的形式一般性地说明了本发明的多个实施例。

图1是具有6条引线(lead)的典型模拟开关封装的示意图。

图2是包括四个连接的模拟开关封装的示例的示意图。

图3是开关电路的示例的示意图。

图4是开关电路的另一示例的示意图。

图5是包括多个开关的电子电路的示例的示意图。

图6是包括多个开关的电子电路的另一示例的示意图。

图7是实现开关电路的方法的流程图。

具体实施方式

本发明总地涉及电子开关。图1是典型模拟开关封装100的示意图。所封装的模拟开关包括5个连接或连接器。这些连接例如可以是封装的引脚(pin)或引线(lead)。标记为A和B的连接指示模拟开关的输入和输出。标记为OE的连接指示模拟开关的输出使能或控制输入。模拟开关一般需要图1中标记为VCC连接的专用电源连接和图中标记为GND的电路接地连接。

这5个连接实现了用于典型模拟开关的6引线封装(例如NC标记指示没有连接)。模拟开关封装100被配置为2x3连接或3x2连接。封装为6引线MicroPak的电路的尺寸可以是1.0mm x 1.45mm。

图2是包括4个连接(A、B、OE和GND连接)的模拟开关封装200的示例的示意图。封装为4引线MicroPak的集成电路的尺寸可以是1.0mm x 1.0mm。这实现了封装的较小占地面积(footprint)并降低了成本。

为了提供与5引线电路相同的功能,从控制连接而非独立的电源连接对如图2所示封装的开关电路供电。当开关电路被在控制连接处接收的控制信号激活时,对开关电路供电,并且开关电路将在输入处接收的信号传送到输出。注意,没有针对该封装的独立专用电源连接。

图3是开关电路300的示例的示意图。开关电路300包括耦合到信号输入连接和信号输出连接的传输门(pass gate)305。在一些示例中,传输门305包括晶体管。晶体管的第一源/漏区耦合到输入连接A,晶体管的第二源/漏区耦合到输出连接B。晶体管的栅极耦合到控制连接OE。通过控制信号激活传输门305,经由控制连接对传输门305供电。在一些示例中,将开关电路配置为单刀单掷(SPST)开关。当在控制连接(OE)上出现激活信号时,对传输门305供电,在输出(B)处可获得输入(A)。当控制连接不活动时,不对传输门305供电,在输出处不能获得输入。

图4是开关电路400的另一示例的示意图。在该示例中,传输门405包括耦合在信号输入连接和信号输出连接之间的两个晶体管。在一些示例中,晶体管包括CMOS晶体管对。由控制连接和接地连接提供晶体管的体连接(bulk connection)。使用晶体管对可以提高开关电路400传送的模拟信号的动态范围。

返回图3,开关电路300包括连接在控制连接和传输门305之间的缓冲器电路310。经由控制连接对缓冲器电路310供电。在一些示例中,缓冲器电路为控制连接提供迟滞。例如,迟滞提供大于去激活过程电压电平的激活过程电压电平。在控制连接处具有迟滞可以防止控制连接处的噪声在输出连接处变得明显。

在一些示例中,将缓冲器电路(未示出)连接在输入连接和传输门之间。将缓冲器电路配置为相对于在控制连接处接收的控制信号来延迟在输入连接处接收的信号。可能希望在输入处的时间延迟允许开关在输入信号到来之前正确地加电。开关电路的固有时间延迟允许电子系统设计者不必关心输入和控制信号的到达定时。

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