[发明专利]数字IC设计流程中实现自动化ECO网表的方法

说明书

【技术领域】

本发明属于数字IC设计领域，具体是指一种数字IC设计流程中实现自动化ECO网表的方法。

【背景技术】

数字IC设计流程如下：(全流程，突出与ECO相关的部分)

数字IC设计流程是从高抽象级别逐步到具体层次的过程，从系统描述、算法描述逐步具体到功能描述、电路描述及生产工艺层次的过程。

在系统描述及算法描述层次，通常使用高级语言如C语言，进行系统架构和算法功能的验证；当系统算法验证完成后，需要通过工具或者手工将算法通过硬件描述语言转化为等效的RTL描述(寄存器传输级描述，是硬件电路描述的一个层次，适用于描述功能部件级的数字系统)，并且验证其功能等价性。

在使用硬件描述语言完成特定IC电路的描述后，下一步就是将硬件描述语言转换成由标准数字单元工艺库中单元组成的门级网表，这个门级网表实际上就是将特定功能映射成电路中具体逻辑门(标准单元工艺库中的与门、或门、触发器等都称之为逻辑门)的连接和集合。这个过程称之为逻辑综合，通常由工具自动完成。

得到门级网表后，就需要通过工具完成布局布线的工作，即包括各种逻辑门的布局，以及逻辑门与逻辑门之间连线的布线。这些工作既需要满足电路与门级描述功能的一致性，也需要满足时序要求。最终，生成最后的版图给芯片生产工厂选行生产。

ECO是指在流程中某个阶段发现错误，在不需要重复全流程的情况下，通过对当前流程阶段的设计直接进行变更，以减小全流程重复带来的项目时间的延长。

由于门级网表输出到最后的版图输出期间仍可能发现设计错误，因此通常需要通过对门级网表直接进行设计变更。如图1所示，现有技术中该流程如下：

1、分析待变更设计代码和逻辑网表；

2、分析逻辑网表确定修改方案；

3、手工使用标准数字单元逻辑组合实现功能并手动书写ECO修改脚本；

4、通过形式验证(一种保证RTL与门级网表或门级网表之间功能一致性的静态验证方法)确认RTL与门级网表的一致性；

5、如果形式验证失败，将分析产生RTL与门级网表不一致的原因，并跳回第一步重新进行网表ECO。

现有的网表ECO的方法通常是直接分析已有的门级网表，通过直接在网表上进行改动，使用标准单元库中的逻辑门绘制修改的逻辑，并将所有修改动作手动书写成网表修改工具能识别的ECO修改脚本。

由于需要手工将RTL描述的数字电路转换成门级网表，且需要手工将所有修改动作转换成ECO修改脚本，因此传统的网表ECO方法只能针对逻辑修改较少的ECO，否则纯手工将RTL描述转换成门级电路，不仅容易出错，且工作量较大。且将网表修改的动作转换成ECO修改脚本也很容易出错。

另外，由于传统的ECO流程是通过纯手工将标准单元进行组合，因此，此过程对于ECO部分电路有较大时序约束，通常无法进行。

【发明内容】

本发明所要解决的技术问题在于提供一种提高流程效率和减少人工出错率的实现自动化ECO网表的方法。

本发明采用以下技术方案解决上述技术问题：

数字IC设计流程中实现自动化ECO网表的方法，包括如下步骤：

步骤100：在原有电路中提取待ECO数字电路，使用RTL描述ECO数字电路；

步骤200：通过EDA工具输出用来生成ECO修改脚本的报告；

步骤300：使用综合工具输出报告生成ECO修改脚本。

进一步地，所述步骤100包括：

步骤101：首先在原始电路描述中找出待ECO逻辑的所有输入寄存器；

步骤102：然后再在原始电路描述中找出待ECO逻辑的所有输出寄存器；

步骤103：使用RTL描述模块，并将所有输入寄存器作为模块的输入，将所有输出寄存器作为模块的输出，并对其命名进行规定，使其命名和寄存器名完全相同；

步骤104：在RTL描述的模块中，将代码修改成ECO后的逻辑描述。

进一步地，所述步骤200包括：

步骤201：首先使用EDA工具读入ECO后的RTL代码；

步骤202：在EDA工具中指定使用的标准单元库；

步骤203：指定需要满足的时序约束；

步骤204：指定综合时NET/CELL的命名规则；

步骤205：使用EDA工具进行综合，将RTL逻辑描述转换为使用标准单元库中的门描述的门级网表；