[发明专利]一种异步数据读写控制方法、装置及系统

说明书

技术领域

本发明属于芯片设计领域，尤其涉及一种异步数据读写控制方法、装置及系统。

背景技术

在芯片设计中，通常涉及到芯片接口模块的跨时钟域数据读写过程，当以总线形式进行数据的双向传输时，常常面临到数据输入输出的读、写冲突，从而导致数据接收错误，因此，需要对异步传输数据进行读写控制。

现有的异步数据读写控制方法通常采用异步先入先出(First Input FirstOutput，FIFO)方式实现，在将双口随机存取存储器(Random Access Memory，RAM)的地址进行格雷码转换后，通过判决地址的距离来判断FIFO的空满状态，并将其作为跨时钟域的握手信号。上述方法适用于大批量固定方向数据传输的情况，很好地隔离了不同的时钟域，但其控制逻辑复杂，且当面临到少量数据的传输需求时，上述方法需要的传输延迟时间较长，导致数据读写效率低下。

另一种针对少量异步数据进行读写控制的方法是直接采用总线握手的方式，其控制逻辑简单，但在无法确定两个时钟频率快慢关系时或者在两个时钟域内发生双向数据传输时，为保证信号的稳定传输，双端的同步控制逻辑的传播延时非常大，否则就容易发生判决不清或者时钟域隔离不干净等情况，导致信号传输的不稳定。

以图1所示的异步数据读写控制时序为例，其命令发起端为一个频率为100MHz的中央处理器(Central Processing Unit，CPU)，命令接收端为一个频率为30MHz的命令转接口，其操作对象为一个频率为30MHz的多媒体存储卡(Multi Media Card，MMC)控制器，CPU通过命令转接口向MMC控制器进行寄存器读写。容易看到，若直接采用总线握手的方式，当CPU发起读命令，需要从地址为addrB的MMC控制器寄存器地址中读取数据时，由于命令转接口的时钟域(slave_clk)与CPU的时钟域(main_clk)不同，在CPU发起读命令时，命令转接口不处于其时钟触发状态，因此无法触发对该读命令的采集动作，由此错过了此次的数据读取过程。

发明内容

本发明实施例的目的在于提供一种异步数据读写控制方法，旨在解决现有技术无法在保证对跨时钟域进行有效隔离的同时，简单、快速地完成异步数据读写过程的问题。

本发明实施例是这样实现的，一种异步数据读写控制方法，所述方法包括下述步骤：

采集来自命令发起端的读写命令，生成命令数据包，所述命令数据包包括所述读写命令的使能信号、地址信号和数据信号；

通过命令发起端的时钟触发，对所述命令数据包进行缓存，同时令缓存状态信号为有效；

通过命令接收端的时钟触发，在所述命令数据包被命令接收端获取的同时令所述缓存状态信号为无效。

本发明实施例的另一目的在于提供一种异步数据读写控制装置，所述装置包括：

命令数据包生成单元，用于采集来自命令发起端的读写命令，生成命令数据包；

时钟同步单元，用于同步命令发起端或者命令接收端的时钟；

缓存单元，用于对所述命令数据包进行缓存；

缓存状态信号控制单元，用于控制缓存状态信号为有效或者无效。

本发明实施例的另一目的在于提供一种异步数据读写控制系统，包括命令发起端和命令接收端，所述系统还包括如上所述的异步数据读写控制装置。

本发明实施例通过在将命令发起端发起的读写命令封装后进行缓存的同时，在命令发起端的时钟触发下设置缓存状态信号为有效，并在命令接收端将该命令取走的同时在命令接收端的时钟触发下设置缓存状态信号为无效，实现了缓存状态的及时反馈，且很好地对不同时钟域进行了有效隔离。

附图说明

图1是现有技术提供的异步数据读写控制时序图；

图2是本发明第一实施例提供的异步数据读写控制系统的结构图；

图3是本发明第二实施例提供的异步数据读写控制方法的实现流程图；

图4是本发明第三实施例提供的异步数据写入控制方法的时序图；

图5是本发明第四实施例提供的异步数据读取控制方法的时序图；

图6是本发明第四实施例提供的异步数据读取控制方法的实现流程图；

图7是本发明第五实施例提供的异步数据读写控制装置的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。