[发明专利]一种减少数字逻辑电路面积的方法

说明书

技术领域

本发明涉及数字逻辑电路优化方法，尤其是涉及一种减少数字逻辑电路面积的方法。

背景技术

集成电路设计中一个非常重要的环节是电路的逻辑综合与优化。在逻辑综合和优化中，其中一项指标就是如何控制集成电路的面积。考虑到逻辑函数的复杂程度与对应的数字电路的复杂程度密切有关，简单的逻辑函数往往对应着较小的电路面积，因此常常可以通过对逻辑函数的简化来减少逻辑电路的面积。

数字电路的逻辑函数表示既可以用基于AND/OR/NOT运算的布尔逻辑来实现，也可以用基于AND/XOR逻辑来实现。然而目前几乎所有的涉及数字电子设计自动化软件（Electronic Design Automation，EDA）工具均是基于布尔逻辑发展而来的。并且在逻辑函数综合和优化的学术研究领域，相关的研究内容也是彼此分开的。或者将逻辑函数用单纯的布尔逻辑来表示；或者就是通过极性变换，实现逻辑函数的优化。上述这种彼此分开的做法意味着对那些适于用AND/XOR逻辑实现的函数如果用单纯布尔逻辑来实现将无法得到逻辑函数最优化。同样，对于那些适于用布尔逻辑实现的函数若用AND/XOR逻辑来实现同样得不到逻辑函数的最优化。事实上，对于大部分逻辑电路而言，它们很难用单纯的一种逻辑来达到满意的优化结果。在更多的情况下，一个电路是上述两种逻辑的混合体。即电路的一部分结构适合用布尔逻辑来表示，而另外一部分则适合用AND/XOR逻辑来实现。

以往也有将上述两种逻辑函数结合的方法来表达数字电路，但仅仅限于搜索传统意义上海明距为2的乘积项对的搜索。如假设输入变量为a，b，c，d的逻辑函数f的表达式为：

                 （1）

与式(1)对应的采用二输入逻辑门实现的电路可以表示为图1。

通过搜索狭义海明距为2的两个乘积项，如（），再用异或操作来实现函数f的化简，如：

                    （2）

与式(2)对应的采用二输入逻辑门实现的电路如图2所示。

 图1电路图2电路逻辑与门106逻辑或门32逻辑异或门01

表1

表1为图1所示电路与图2所示电路的比较情况。从表1中可以发现，将逻辑函数中适合AND/XOR逻辑进行优化的部分电路进行单独优化后，能减少数字电路所需的元件，从而减少数字电路的面积。但是即便对图1所示电路采用了如式(2)所示的方法简化，还有进一步的减小的可能。

发明内容

本发明所要解决的技术问题是提供一种减少数字逻辑电路面积的方法。通过利用广义海明距搜索适合“异或”逻辑实现的逻辑乘积项，并用“异或”逻辑实现这些逻辑乘积项对应的逻辑，从而实现减少与该逻辑函数对应的数字逻辑电路面积的目的。