[发明专利]基于Cholesky分解解决最小二乘问题的FPGA实现装置

权利要求书

1.基于Cholesky分解解决最小二乘问题的FPGA实现装置，其特征是它包括待求矩阵输入接口模块(6)、分解模块(1)和求解模块(2)，待求矩阵输入接口模块(6)的输出端连接在分解模块(1)的输入端，分解模块(1)的输出端连接在求解模块(2)的输入端。

2.根据权利要求1所述基于Cholesky分解解决最小二乘问题的FPGA实现装置，其特征在于分解模块(1)包括PE_D模块(3)、多个PE_L运算模块(4)、多个分解结果产生模块Lij(15)、控制模块(7)和开关模块(8)，待求矩阵输入接口模块(6)的输出端连接在PE_D模块(3)的一个输入端，PE_D模块(3)的输出端分别连接在多个PE_L运算模块(4)的输入端，多个PE_L运算模块(4)的数据传送端分别与对应的分解结果产生模块L_ij(15)的数据传送端连通，控制模块(7)的输出端连接在开关模块(8)的控制信号输入端，开关模块(8)的数据输入端一次与一个分解结果产生模块L_ij(15)的输出端连通，实现每开关一次把一个分解结果产生模块L_ij(15)的数据传送端连通，开关模块(8)的输出端连接在PE_D模块(3)的另一个输入端。

3.根据权利要求1或2所述基于Cholesky分解解决最小二乘问题的FPGA实现装置，其特征在于求解模块(2)包括控制单元(16)、多个PE单元(5)、减法器(9)、RAM_z(10)、选通开关(11)、RAM_b(12)、乘法器(13)和分解结果产生模块1/dr(14)，多个PE单元(5)的一个输入端分别对应连接在分解结果产生模块L_ij(15)的结果输出端，控制单元(16)的输出端连接在选通开关(11)的控制输入端，选通开关(11)每次连通一个PE单元(5)的数据传送端，选通开关(11)的输出端连接在减法器(9)的一个数据输入端，减法器(9)的数据输出端分别连接在RAM_z(10)和乘法器(13)的一个数据输入端，分解结果产生模块1/dr(14)的输出端连接在乘法器(13)的另一个数据输入端，分解结果产生模块1/dr(14)的输入端连接在PE_D模块(3)的1/dr输出端，乘法器(13)的数据输出端连接在RAM_b(12)的输入端，RAM_b(12)的输出端连接在减法器(9)的另一个数据输入端，RAM_z(10)的输出端分别连接在每个PE单元(5)的另一个输入端。