[发明专利]集成电路元件及其制作方法

说明书

技术领域

本发明涉及电子元件，且特别涉及集成电路元件及其制作方法。

背景技术

集成电路技术不断地进步。这些技术的进步经常涉及缩小元件尺寸，以降低制作成本、提高元件集成密度(integration density)、提高速度、以及提升性能。除了缩小元件尺寸的优点之外，集成电路元件本身也有所进步。其中一种集成电路元件为肖特基势垒二极管(schottky barrier diode)，其顺向压降(forward voltage drop)低、切换速度(switching speed)接近零时间(zero time)、且特别有利于射频(radio-frequency)的应用。肖特基势垒二极管包括一金属，其接触一半导体材料表面。举例来说，肖特基元件包括一金属硅化物层，其接触硅基板的的一阱区(well region)，例如N阱区，以形成肖特基接触区(Schottky contact region)。随着N阱区的掺杂浓度增加，金属硅化物层与N阱区的结(junction)的掺杂浓度增加，以致于击穿电压(breakdown voltage)比预期的低且漏电流(leakage current)比预期的大。因此，虽然现在的肖特基元件及其制作方法已逐渐满足预定的用途，但随着元件尺寸持续地减少，肖特基元件及其制作方法未能完全满足各方面的需求。

发明内容

为克服上述现有技术的缺陷，本发明一实施例提供一种集成电路元件，包括：一半导体基板，具有一顶面与一底面，半导体基板为一第一导电类型；一轻度掺杂扩散区，配置于半导体基板中，轻度掺杂扩散区被掺杂成一第二导电类型；第一导电类型的一第一阱，自顶面延伸入半导体基板，第一阱围绕轻度掺杂扩散区；第二导电类型的一第二阱，配置于半导体基板中，第二阱配置于轻度掺杂扩散区下方并部分邻接第一阱的一底部；以及一导电层，邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结上形成有一肖特基区域。

本发明另一实施例提供一种集成电路元件，包括：一半导体基板，具有一顶面与一底面，半导体基板为一第一导电类型；一轻度掺杂扩散区，配置于半导体基板中，轻度掺杂扩散区被掺杂成一第二导电类型；第二导电类型的一第一阱与一第二阱，自顶面延伸入半导体基板中，轻度掺杂扩散区位于第一阱与第二阱之间；第一导电类型的一第三阱，自顶面延伸入半导体基板，第三阱围绕第一阱与第二阱；以及一导电层，邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结上形成有一肖特基区域。

本发明又一实施例提供一种集成电路元件的制作方法，包括：提供一半导体基板，半导体基板具有一顶面与一底面，半导体基板为一第一导电类型；形成一第二导电类型的一第一阱与一第二阱，第一阱与第二阱自顶面延伸入半导体基板；形成第一导电类型的一第三阱，第三阱自顶面延伸入半导体基板，第三阱围绕第一阱与第二阱；进行一退火工艺，以于半导体基板中形成一轻度掺杂扩散区，轻度掺杂扩散区位于第一阱与第二阱之间，且被掺杂成第二导电类型；以及形成一导电层，导电层邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结形成有一肖特基区域。

本发明提供的肖特基元件会具有较佳的性能。再者，上述的肖特基元件可利用标准的CMOS工艺而轻易地形成在同一晶片上，无需使用额外的工艺(例如额外的掩模步骤)和/或制作成本。如此一来，可轻易地将具有不同击穿电压与开启电压的肖特基元件制作于单一集成电路元件上。

附图说明

图1示出本发明一实施例的一集成电路元件的俯视图。

图2示出图1的集成电路元件沿线段2-2的剖面图。

图3示出本发明另一实施例的一集成电路元件的俯视图。

图4示出图3的集成电路元件沿线段4-4的剖面图。

图5示出本发明又一实施例的一集成电路元件的俯视图。

图6示出图5的集成电路元件沿线段6-6的剖面图。

图7示出本发明一实施例的一集成电路元件的制作流程图。

其中，附图标记说明如下：

100、200、300～集成电路元件；

110～基板、半导体基板；

112～隔离结构、隔离区；

114～深N阱区；

116～P阱区；

118～扩散区、n型扩散区、轻度掺杂的n型扩散区；

120、124～P+区、掺杂区；

122～N+区、掺杂区；

130～金属层；

132～结；

140、142、144、146～接点；